[發明專利]基于處理器的混合環形總線互連件

有效

• 申請號: 201380052967.8
• 申請日: 2013-10-09
• 公開（公告）號: CN104718537A
• 公開（公告）日: 2015-06-17
• 發明（設計）人: 賈亞·普拉喀什·蘇布拉馬尼亞姆·賈納桑;馬克·邁克爾·謝弗;普魯德維·N·努尼;佩里·維爾曼·小雷馬克呂斯
• 申請（專利權）人: 高通股份有限公司
• 主分類號: G06F13/368
• 分類號: G06F13/368
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 宋獻濤

技術領域

本發明的技術大體涉及用于以通信方式介接基于處理器的系統中的不同電子系統的總線互連件。

背景技術

例如移動電話、個人數字助理(PDA)等便攜式電子裝置可使用專用集成電路(ASIC)設計來制造。實現較高水平的硅集成過程中的發展已允許產生復雜ASIC和現場可編程門陣列(FPGA)設計。這些ASIC和FPGA可在單芯片中提供以提供芯片上系統(SOC)。SOC在單一半導體芯片上提供多個起作用的子系統，例如處理器、倍增器、高速緩沖存儲器，和/或其它電子組件。SOC尤其可用于便攜式電子裝置中，因為其多個子系統的集成可在單一芯片內提供多個特征和應用。此外，SOC可通過使用單一芯片提供原本可能一直使用多個芯片提供的較小便攜式電子裝置。

為以通信方式將芯片上提供的電路內的多個不同組件或子系統介接，可提供互連通信總線，也稱為總線互連件。使用包含計時電路的電路提供總線互連件，所述電路可包含(作為實例)寄存器、隊列，和/或其它電路來管理各種子系統之間的通信。總線互連件促進通信請求的起始者與通信請求的目標之間的點到點連接。總線互連件中的電路可以從主時鐘信號產生的一或多個時鐘信號計時，所述主時鐘信號在所要總線時鐘頻率下操作以提供所要處理量。

對于需要減小的功率消耗的應用，總線時鐘頻率可根據功率消耗的眾所周知等式(＝fCV²)而降低，其中‘f’是頻率，‘C’是電容，且‘V’是電壓。然而，降低總線時鐘頻率還降低總線互連件的性能。相反，降低總線時鐘頻率可增加總線等待時間超出對于耦合到總線互連件的子系統的等待時間要求或條件，在此情況下子系統的性能可能降級或完全失效。代替于引起子系統的性能降級或失效，可將總線時鐘頻率設定為較高頻率以減少等待時間并提供性能界限。然而，對于總線互連件提供較高總線時鐘頻率消耗較多功率。

就此而言，可在總線互連件中提供環形總線架構以實現高總線時鐘頻率下的高速點到點通信和較低功率消耗。圖1說明可用于提供總線互連件的示范性環形總線10。環形總線10歸因于其使用與縱橫互連件相比位于環形總線節點12(0)-12(15)內的較簡單開關而允許較高總線時鐘頻率。舉例來說，圖1中說明的環形總線節點12可包括多路復用器(MUX)和鎖存器(例如，D觸發器)。實施在總線互連件中的環形總線架構還可縮放以用于基于芯片多處理器(CMP)的設計。

繼續參看圖1，用于到環形總線10中的通信的進入點由發射環形接口單元(Tx?RIU)14(0)-14(2)提供。用于離開環形總線10的通信的退出點由接收環形接口單元(Rx?RIU)16(0)-16(1)提供。總線交易消息18(例如，18(0)-18(15))在時鐘20的每一循環上在環形總線10附近推進。在圖1中，提供十六個環形總線節點12。因此，多達十六個總線交易消息18可在任何給定時間在環形總線10上傳送。然而，隨著環形總線節點12的數目增加，點到點通信的等待時間也可增加。為在此實例中減少等待時間，三個環形總線節點12附接有Tx?RIU?14(0)-14(2)且兩個環形總線節點12附接有兩個Rx?RIU?16(0)-16(1)以提供環形總線10中的多個進入點和退出點。即使如此，環形總線10的數據總線大小也限制了環形總線節點12之間的每一通信階段中的最大帶寬。各自具有寬數據總線的多個平行環形總線10可用于實現針對較高速度點到點連接的所要帶寬要求。然而，這導致與共享總線或縱橫互連件架構相比較高的功率消耗。

發明內容

詳細描述中揭示的實施例包含基于處理器的系統混合環形總線互連件，以及相關裝置、基于處理器的系統和方法。在此方面，在一個實施例中，提供一種基于處理器的系統混合環形總線互連件。基于處理器的系統混合環形總線互連件可為芯片上基于處理器的系統混合環形總線互連件，作為非限制性實例。基于處理器的系統混合環形總線互連件包括多個環形總線，其各自具有一總線寬度且經配置以從至少一個請求者裝置接收總線交易消息。基于處理器的系統混合環形總線互連件還包括耦合到所述多個環形總線的至少一個環間路由器。所述至少一個環間路由器經配置以基于所述至少一個請求者裝置的帶寬要求而在所述多個環形總線當中動態引導總線交易消息。以此方式，基于處理器的系統混合環形總線互連件包含環形總線架構和縱橫互連件架構兩者的性能益處。