[發明專利]堆疊式多芯片集成電路封裝

有效

• 申請號: 201380052409.1
• 申請日: 2013-10-08
• 公開（公告）號: CN104704631B
• 公開（公告）日: 2020-09-08
• 發明（設計）人: D·何;Z·鮑;Z·黃
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L23/495
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 唐杰敏

提供了一種被配置成防護因翹曲引起的故障的多芯片集成電路(IC)封裝。該IC封裝可以包括基板(514)、第一級IC管芯(502)、以及多個第二級IC管芯(512a、512b)。第一級IC管芯具有電耦合(520)至該基板的表面。該多個第二級IC管芯堆疊在該第一級IC管芯上方。該多個第二級IC管芯可以各自具有電耦合(516、518)至該基板的有效表面。該多個第二級IC管芯可被并排地安排，以使得該多個第二級IC管芯的有效表面基本上安置在同一平面中。相對于單管芯配置，這些第二級IC管芯被分開，藉此抑制了因IC封裝的翹曲而引起的開裂、剝離、和/或其他潛在的故障。

背景技術

領域

各種特征涉及集成電路(IC)，并且尤其涉及多芯片IC和用于制造多芯片IC的方法。

背景

對更小、更輕、和更快速的便攜式電子設備(諸如移動電話和膝上型計算機)的日益增長的需求已迫使電子工業創造以更大容量和性能、但尺寸更小為特征的電路組件。例如，便攜式設備現在可以包含IC封裝，該IC封裝具有垂直地堆疊并且包裹在該IC封裝的同一模塑料內的兩個或更多個半導體管芯。此類多芯片IC封裝通常可被稱為“系統級封裝”(SIP)和“芯片棧多芯片模塊”(MCM)。

圖1解說了現有技術中的SIP 100的示意性橫截面側視圖。SIP 100包括堆疊在彼此之上的兩個IC管芯102、104。頂部IC管芯102可以是例如存儲器電路，而底部IC管芯104可以是例如處理電路。頂部管芯102的長度和/或寬度大于底部管芯104的長度和/或寬度，并且一般而言，頂部管芯102可以具有大于底部管芯104的表面面積。這兩個管芯102、104堆疊在彼此之上并且包裹在單個模塑料106內。頂部管芯102的有效表面110經由多個焊接凸塊112a和導電柱112b電耦合至層壓基板108。底部管芯104的有效表面114經由另外多個焊接凸塊116電耦合至基板108。以此方式，管芯102、104兩者以倒裝芯片方式電耦合至基板108，并且通過層壓基板108內的電連接(未示出)來彼此通信。封裝100可以通過球柵陣列或針柵陣列結構(未示出)被搭載到主板(例如，PCB板)上。

圖2解說了模塑料106被移除藉此暴露下面的頂部IC管芯102的SIP封裝100的示意性俯視圖。頂部管芯102具有長度l_A和寬度w_A。圖3解說了SIP封裝100的示意性仰視圖。為清楚起見已省略了基板108和模塑料106，藉此暴露具有焊接凸塊112a的頂部管芯102和具有焊接凸塊116的底部管芯104。

由于頂部IC管芯102與底部IC管芯104相比相對較大的大小(例如，較大的表面面積和/或沿其長度和/或寬度較大的尺寸)，頂部IC管芯102將具有受限的速度、性能、可靠性、和/或吞吐量。例如，頂部管芯102可能會遭受在位于其有效表面110上的各種IC組件之間的串話和電磁干擾(EMI)效應的影響。這些不期望的效應會限制頂部管芯102(例如，易失性動態隨機存取存儲器(DRAM))能夠可靠地操作的時鐘速度(這是由于時鐘信號抖動引起的)。

此外，較大的頂部管芯102更易于因由于翹曲效應導致斷開的焊接接合點而發生故障。圖4解說了SIP 100(為清楚起見已省略了底部管芯104和相關聯的焊接凸塊116)的示意性橫截面側視圖，其中基板108已經受顯著的凹式翹曲。根據所解說的示例，盡管靠近頂部管芯102的角403處的一些焊接凸塊402保持與基板108的電接觸，但是靠近頂部管芯102的中心邊緣405的其他焊接凸塊404已與基板108分開，并且不再與基板108電接觸。因此，基板108的翹曲可能導致IC封裝100發生故障，因為頂部管芯102與基板108之間的關鍵連接可能變為開路/斷開。

因此，需要增進電路速度和性能并且還防護因翹曲引起的IC封裝故障的高級多芯片IC封裝設計。

概述