[發(fā)明專利]使用非同步緩沖器的時鐘域邊界跨越

有效

• 申請?zhí)枺?/td>: 201380049608.7
• 申請日: 2013-05-22
• 公開（公告）號: CN104685845B
• 公開（公告）日: 2018-04-03
• 發(fā)明（設計）人: 朱利安·M·凱因
• 申請（專利權）人: 吉林克斯公司
• 主分類號: H04L25/14
• 分類號: H04L25/14;G06F5/06
• 代理公司: 北京銀龍知識產權代理有限公司11243
• 代理人: 許靜,黃燦

技術領域

本發(fā)明涉及集成電路裝置(“IC”)。更具體地說，本發(fā)明涉及IC中使用非同步緩沖器的時鐘域邊界跨越。

背景技術

舉例來說，高速鏈路(例如100Gbps的以太網鏈路)可具有寬數(shù)據路徑。這些數(shù)據路徑可整合至IC。常規(guī)地，這些數(shù)據路徑可細分為多個片段，即數(shù)據通道。數(shù)據路徑的這種解析可為設計的選擇及/或可符合規(guī)格。舉例來說，IEEE 802.3ba-2010標準規(guī)定100Gbps的以太網具有20個邏輯通道。出于這種或其它協(xié)議原因，此類多個通道可在IC內采用獨立物理路徑，并且此類通道中的兩個或更多個可(例如)在輸入/輸出(“I/O”)接口處組合。舉例來說，針對具有多個串行收發(fā)器以及多個時鐘域的IC，此類多個通道可跨越這些時鐘域中的一或多個。雖然設計可試圖保持所有通道對準，即，使得數(shù)據路徑上的所有數(shù)據遭遇相等延遲，但是使用先進先出緩沖器(“FIFO”)跨越時鐘域邊界本身增加了針對每一通道的某種延遲不確定性并且因此增加通道間的延時變化。

當前高速設計中的延時變化減少可能與正確操作及/或規(guī)格符合性相關。雖然一些變化可能不可避免，但提供跨越時鐘域邊界的延時變化的減少仍將為需要及有用的。

發(fā)明內容

描述一種包括多個信道的設備。多個信道中的每一者包含非同步緩沖器、延時確定塊、分接頭選擇電路及可變延遲。延時定位器經耦合至延時確定塊及至多個信道中的每一者的分接頭選擇電路。延時定位器經配置以從多個信道中識別最長延時，且經耦合以將最長延時提供到多個信道中的每一者的分接頭選擇電路。對于多個信道中的每一者而言：延時確定塊經耦合至非同步緩沖器以確定非同步緩沖器的延時值；分接頭選擇電路經耦合以接收延時值以及最長延時；分接頭選擇電路經耦合至可變延遲；并且分接頭選擇電路經配置以響應于延時值以及電長延時選擇可變延遲的分接頭中的一分接頭。

在設備中，以下一或多者可為事實：分接頭選擇電路可經配置以判定經過多個信道中的信道的非同步緩沖器的延遲與最長延時相差是否小于時鐘周期的預定部分；信道可為通信信道；信道可用于數(shù)據組；信道的非同步緩沖器可由輸入側上的第一時鐘信號以及輸出側上的第二時鐘信號計時，其中第一時鐘信號比第二時鐘信號更快。

另外或替代地，多個信道中的每一者的非同步緩沖器可由輸入側上的第一共同時鐘信號以及輸出側上的第二共同時鐘信號計時；多個信道中的每一者的非同步緩沖器可由輸入側上的第一獨立時鐘信號以及輸出側上的獨立時鐘信號計時；多個信道中的每一者的非同步緩沖器可由輸入側上的共同時鐘信號以及輸出側上的獨立時鐘信號計時，或者多個信道中的每一者的非同步緩沖器可由輸入側上的獨立時鐘信號以及輸出側上的共同時鐘信號計時。

另外或替代地，以下一或多者可為事實：分接頭選擇電路可包括：減法器，其經耦合以接收延時值以及最長延時以自延時值減去最長延時值以確定差值；以及比較器電路，其經配置以判定差值是否小于預定值；預定值可為時鐘周期的一部分；分接頭選擇電路可包括：加法器，其經耦合以接收延時值以及最長延時以使最長延時值與延時值相加以確定總和；以及比較器電路，其經配置以判定總和是否小于預定值。

另外或替代地，可變延遲可經耦合以接收待響應于所選擇的分接頭延遲的寫入數(shù)據；或者可變延遲可經耦合以接收待響應于所選擇的分接頭延遲的讀取數(shù)據。

也描述了一種包括上述設備的集成電路。

也描述了一種包括集成電路的設備。集成電路具有非同步邊界，在所述非同步邊界的輸入側上具有至少一個第一時鐘域并且在所述非同步邊界的輸出側上具有至少一個第二時鐘域。非同步邊界具有多個信道，其中每一信道包含非同步緩沖器、延時確定塊、分接頭選擇電路以及可變延遲。非同步邊界具有寫入數(shù)據接口以及讀取數(shù)據接口。非同步邊界經配置以確定讀取指針與寫入指針之間的差值以提供多個信道中的每一者的延時值。非同步邊界經配置以響應于非同步邊界的多個信道的延時值以及最長延時值來調整經過非同步緩沖器的延遲。

附圖說明

附圖展示示范性設備，例如，電路、集成電路或系統(tǒng)。然而，附圖不應限制所展示的實例，而是僅用于解釋及理解。

圖1是描繪示范性柱狀現(xiàn)場可編程門陣列(“FPGA”)架構的簡化的框圖。

圖2-1至2-4為描繪相應時鐘域邊界跨越的方塊圖。

圖3為描繪示范性IC裸片的方塊圖。

圖4-1及4-2為描繪相應示范性數(shù)據時序的信號圖。

圖5-1及5-2為描繪非同步邊界中對應于數(shù)據時序的示范性部分的方塊圖。