[發明專利]識別電路

在審

• 申請號: 201380048536.4
• 申請日: 2013-08-28
• 公開（公告）號: CN104662834A
• 公開（公告）日: 2015-05-27
• 發明（設計）人: A.穆哈;M.席恩勒
• 申請（專利權）人: 西門子公司
• 主分類號: H04L9/32
• 分類號: H04L9/32;H03K3/03
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 盧江;劉春元

1.用于為要識別的對象產生明確的識別模式的識別電路（1），其具有：

至少一個雙穩態的閉合的電路環（2），所述電路環由多個開關級（3-i）構成，其中所述電路環（2）的每個開關級（3-i）具有至少兩個并聯的內部的信號延遲路徑，所述信號延遲路徑在輸入側直接彼此連接并且所述信號延遲路徑在輸出側能夠通過施加到所述電路環（2）上的質詢字（C）的至少一個質詢位來選擇，

其中所述開關級（3-i）的每個內部的信號路徑具有生產決定的個別的信號運行時間，

其中為所述電路環（2）的每個開關級（3-i）分別設置復位元件，所述復位元件將所述電路環（2）的在下游接入的開關級暫時置于非穩定的狀態，

其中所述電路環（2）的開關級（3-i）從其相應的非穩定的狀態根據通過所施加的質詢字（C）選擇的信號運行時間過渡到穩定的狀態中，所述穩定的狀態能夠作為應答字（R）被讀出，所述應答字形成用于要識別的對象的明確的識別模式。

2.根據權利要求1所述的識別電路，

其中閉合的所述電路環（2）的每個開關級（3-i）具有選擇元件，以用于根據所施加的質詢字（C）的至少一個質詢位C[i]來選擇內部的信號延遲路徑。

3.根據權利要求1或2所述的識別電路，

其中閉合的電路環的不同的開關級（3-i）的內部的信號延遲路徑具有延遲元件，所述延遲元件分別引起特定的信號通過時間。

4.根據上述權利要求1-3中任一項所述的識別電路，

其中閉合的電路環（2）之內的所述開關級（3-i）中的至少一些分別具有至少一個取非元件，所述取非元件將施加在所述開關級（3-i）的輸入端上的邏輯值以取非的方式輸出給所述開關級（3-i）的輸出端。

5.根據權利要求4所述的識別電路，

其中在開關級（3-i）之內的串聯連接的取非元件的數量是奇數。

6.根據權利要求4或5所述的識別電路，

其中在閉合的電路環（2）之內的所有開關級（3-i）的串聯連接的取非元件的總和是偶數。

7.根據上述權利要求4-6中任一項所述的識別電路，

其中開關級（3-i）的至少一個取非元件分別設在所述開關級（3-i）的并聯的信號延遲路徑中。

8.根據上述權利要求4-6中任一項所述的識別電路，

其中開關級（3-i）的至少一個取非元件設在所述開關級（3-i）的復位元件中。

9.根據上述權利要求4-6中任一項所述的識別電路，

其中開關級（3-i）的至少一個取非元件設在所述開關級（3-i）的選擇元件中。

10.根據上述權利要求1-9中任一項所述的識別電路，

其中開關級（3-i）的復位元件是邏輯門，所述邏輯門將復位信號與所述開關級（3-i）的選擇元件的輸出信號邏輯關聯。

11.根據上述權利要求1-9中任一項所述的識別電路，

其中所述復位元件是下拉晶體管，所述下拉晶體管將所述開關級（3-i）的選擇元件的輸出在施加復位信號的情況下拉到邏輯低的值上，或者所述復位元件是上拉晶體管，所述上拉晶體管將所述開關級（3-i）的選擇元件的輸出在施加復位信號的情況下拉到邏輯高的值上。

12.根據上述權利要求2-11中任一項所述的識別電路，

其中所述選擇元件是多路轉接器（MUX）或通過并聯的信號路徑的每個中的各一個三態門形成。

13.根據上述權利要求1-12中任一項所述的識別電路，

其中設有轉換電路，所述轉換電路將所施加的質詢字（C）轉換成控制信號，所述控制信號被施加到閉合的電路環（2）的開關級（3-i）的選擇元件上。

14.根據上述權利要求1-13中任一項所述的識別電路，

其中所述識別電路與要識別的對象不可松開地連接。

15.集成電路（IC），所述集成電路具有集成在其中的根據上述權利要求1至14中任一項所述的用于識別集成電路的識別電路（1）。

16.用于識別要識別的物理對象的識別標簽，具有根據上述權利要求1-14中任一項所述的識別電路（1）并且具有收發器，所述收發器接收所述質詢字（C）并且將所產生的應答字（R）作為用于識別要識別的對象的識別模式向回傳遞。