[發明專利]用于縮短緩存的清空時間的設備和方法

有效

• 申請號: 201380045247.9
• 申請日: 2013-06-27
• 公開（公告）號: CN104798032B
• 公開（公告）日: 2018-11-09
• 發明（設計）人: J·摩西;R·艾耶;R·伊利卡爾;S·斯里尼瓦桑
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F12/08
• 分類號: G06F12/08;G06F12/0891
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 張東梅

描述了具有緩存電路和邏輯電路的處理器。邏輯電路將管理緩存線進入緩存電路以及從緩存電路的去除。邏輯電路包括存儲電路以及控制電路。存儲電路存儲標識緩存內的處于修改的狀態的一組緩存線的信息。控制電路耦合到存儲電路，響應于清空緩存的信號，從存儲電路接收信息，并從中確定緩存的地址，以便從緩存中讀取緩存線組，以便避免從緩存讀取處于無效或清潔狀態的緩存線。

發明領域

本發明的領域一般涉及計算系統，更具體而言，涉及用于縮短緩存的清空時間的設備和方法。

背景技術

圖1示出了示例性多核處理器100的架構。如在圖1中觀察到的，處理器包括：1)多個處理核101_1到101_N；2)互連網絡102；3)末級緩存系統103；4)存儲器控制器104和I/O中樞105。處理核中的每一個都包含用于執行程序代碼指令的一個或多個指令執行流水線。互連網絡102可以將核101_1到101_N中的每一個彼此互連并與其他組件103、104、105互連。末級緩存系統103在指令和/或數據被驅逐到系統存儲器106之前充當處理器中的最后一層緩存。

存儲器控制器104從/向系統存儲器106讀/寫數據和指令。I/O中樞105管理處理器和“I/O”設備(例如，非易失性存儲器設備和/或網絡接口)之間的通信。端口107源于互連網絡102以鏈接多個處理器，以便可以實現具有N以上的核的系統。圖形處理器108執行圖形計算。功率管理電路109作為整體管理處理器的性能和功率狀態(“封裝級別”)以及處理器內的諸如單個核之類的單個單元的性能和功率狀態的各方面。為了方便起見，在圖1中未描繪其他重要的功能塊(例如，鎖相回路(PLL)電路)。

末級緩存系統103包括多個緩存代理113_1到113_Z。每一個緩存代理都負責管理緩存114_1到114_Z的其自己的相應的“切片”。根據一個實現，系統中的每一個系統存儲器地址唯一地映射到緩存切片114_1-114_Z中的一個。根據此特定實現，基于存儲器地址的散列，來自處理核中的任何一個的存儲器訪問將只指向緩存代理113_1-113_Z中的一個。

每一個緩存代理不僅負責向發出請求的核提供緩存線(如果在其相應的切片中有命中)，而且，如果有緩存未命中，還將來自核的請求轉發到存儲器控制器104，。每一個緩存代理還負責實現緩存一致性協議(例如，MESI協議或類似的協議)，以確保處理核不使用過時數據。當然，在圖1中觀察到的并且在上文討論的特定核之外的其他處理器和/或緩存架構也是可以的。

由于計算系統的功率消耗已經變為一個關切的問題，最現代的系統包括復雜功率管理功能。一個常見的框架將定義“性能”狀態和“功率”狀態。可以，例如，由功率管理電路109控制進入和/或偏離這些狀態中的任何一個。處理器的性能是其在設置的時段內工作的能力。處理器的性能越高，它在設置的時間段內所做的工作越多。可以通過改變其內部時鐘速度和電壓電平，在運行時調整處理器的性能。如此，處理器的功率消耗隨著其性能提高而增大。

如此，處理器的不同的性能狀態對應于不同的時鐘設置和內部電壓設置，以便實現不同的性能與功率消耗折衷。根據高級配置和功率接口(ACPI)標準，不同的性能狀態利用不同的“P編號”來標記：P0，P1，P2...P_R，其中，P0表示最高性能和功率消耗狀態，PN表示處理器能夠執行工作的最低級別的功率消耗。“P_R”中的項目“R”表示不同的處理器可以被配置成具有不同數量的性能狀態這一事實。

與性能狀態相比，功率狀態很大程度上涉及定義處理器的不同的“睡眠模式”。根據ACPI標準，C0狀態是處理器可以執行工作的唯一功率狀態。如此，為使處理器進入性能狀態(P0到P_R)中的任何一個，處理器必須處于C0功率狀態。當沒有工作要執行并且處理器將睡眠時，處理器可以被置于若干種不同的功率狀態中的任何一種，C1、C2...C_S，其中，每一功率狀態都表示不同級別的睡眠，以及相應地變換回到可操作的C0功率狀態所需的不同的時間量。這里，不同級別的睡眠意味著當處理器正在睡眠時的不同的電能節省。