[發明專利]用于降低互連中的信號失真的裝置和方法

有效

• 申請號: 201380044180.7
• 申請日: 2013-06-19
• 公開（公告）號: CN104583988B
• 公開（公告）日: 2017-09-15
• 發明（設計）人: M·A·阿吉拉爾-阿雷奧拉;E·J·穆塞舒
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F13/00
• 分類號: G06F13/00
• 代理公司: 永新專利商標代理有限公司72002
• 代理人: 鄔少俊,王英

1.一種用于降低互連中的信號失真的裝置，包括：

用于檢測與針對具有多個通道的鏈路中的每個通道的多個發送均衡值和多個接收均衡值對應的數據的邏輯；以及

用于基于在所述鏈路的對應通道的判決反饋均衡器(DFE)抽頭中檢測到飽和，確定針對所述鏈路的所述多個通道中的每個通道將選擇所述多個發送均衡值中的哪個以及所述多個接收均衡值中的哪個的邏輯。

2.根據權利要求1所述的裝置，其中，所述多個發送均衡值與發送有限沖激響應(FIR)濾波器對應。

3.根據權利要求1所述的裝置，其中，所述多個接收均衡值與接收DFE濾波器對應。

4.根據權利要求1所述的裝置，進一步包括用于針對耦合到所述鏈路的所述多個通道中的每個通道的接收DFE濾波器和發送FIR濾波器而生成階躍響應的邏輯。

5.根據權利要求4所述的裝置，進一步包括用于分析所生成的階躍響應的邏輯。

6.根據權利要求1所述的裝置，進一步包括用于根據所選擇的發送均衡值和接收均衡值而重新訓練所述鏈路的邏輯。

7.根據權利要求1所述的裝置，進一步包括用于存儲所檢測到的數據的存儲器。

8.根據權利要求1所述的裝置，其中，所述鏈路將第一代理耦合到第二代理，其中，所述第一代理包括以下中的一個或多個：處理器內核、芯片組、輸入/輸出集線器、和存儲器控制器。

9.根據權利要求1所述的裝置，其中，所述鏈路將第一代理耦合到第二代理，其中，所述第二代理包括輸入/輸出設備。

10.根據權利要求1所述的裝置，其中，所述鏈路包括點對點一致性互連。

11.根據權利要求1所述的裝置，其中，所述鏈路將第一代理耦合到第二代理，其中，所述第一代理包括多個處理器內核以及一個或多個插口。

12.根據權利要求1所述的裝置，其中，所述鏈路將第一代理耦合到第二代理，其中，所述第一代理、所述第二代理和存儲器中的一個或多個在同一集成電路芯片上。

13.根據權利要求1所述的裝置，其中，所述鏈路包括快速外圍組件互連(PCIe)鏈路。

14.一種用于降低互連中的信號失真的方法，包括：

檢測與針對具有多個通道的鏈路中的每個通道的多個發送均衡值和多個接收均衡值對應的數據；并且

基于在所述鏈路的對應通道的判決反饋均衡器(DFE)抽頭中檢測到飽和，確定針對所述鏈路的所述多個通道中的每個通道將選擇所述多個發送均衡值中的哪個以及所述多個接收均衡值中的哪個。

15.根據權利要求14所述的方法，進一步包括針對耦合到所述鏈路的所述多個通道中的每個通道的接收DFE濾波器和發送FIR濾波器而生成階躍響應。

16.根據權利要求15所述的方法，進一步包括分析所生成的階躍響應。

17.根據權利要求14所述的方法，進一步包括根據所選擇的發送均衡值和接收均衡值而重新訓練所述鏈路。

18.根據權利要求14所述的方法，進一步包括存儲所檢測到的數據。

19.根據權利要求14所述的方法，其中，所述多個發送均衡值與發送有限沖激響應(FIR)濾波器對應。

20.根據權利要求14所述的方法，其中，所述多個接收均衡值與接收DFE濾波器對應。

21.一種用于降低互連中的信號失真的計算系統，包括：

輸入/輸出集線器，其經由鏈路將處理器內核與輸入/輸出設備耦合；并且

所述輸入/輸出集線器包括：

用于檢測與針對具有多個通道的鏈路中的每個通道的多個發送均衡值和多個接收均衡值對應的數據的邏輯；以及

用于基于在所述鏈路的對應通道的判決反饋均衡器(DFE)抽頭中檢測到飽和，確定針對所述鏈路的所述多個通道中的每個通道將選擇所述多個發送均衡值中的哪個以及所述多個接收均衡值中的哪個的邏輯。

22.根據權利要求21所述的計算系統，其中，所述多個發送均衡值與發送有限沖激響應(FIR)濾波器對應。