[發明專利]包含具有低帶隙包覆層的溝道區的非平面半導體器件

在審

• 申請號: 201380044179.4
• 申請日: 2013-06-11
• 公開（公告）號: CN104584189A
• 公開（公告）日: 2015-04-29
• 發明（設計）人: M·拉多薩夫列維奇;G·杜威;B·舒-金;D·巴蘇;S·K·加德納;S·蘇里;R·皮拉里塞泰;N·慕克吉;H·W·田;R·S·周
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L21/20
• 分類號: H01L21/20;H01L23/544
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 王英;陳松濤

技術領域

本發明的實施例涉及半導體器件的領域，并且具體地涉及包含具有低帶隙包覆層的溝道區的非平面半導體器件。

背景技術

在過去幾十年中，集成電路中特征的按比例縮放已經是日益增長的半導體產業的驅動力。按比例縮放到越來越小的特征實現了半導體芯片的有限基板面上的功能單元的增加密度。例如，縮小晶體管尺寸容許在芯片上并入增加數量的存儲器件，導致制造具有增加容量的產品。然而，對更多容量的驅動不是沒有問題。優化每一個器件的性能的必要性變得越來越顯著。

由于低有效質量連同降低的雜質散射，由Ⅲ-Ⅴ族材料系統形成的半導體器件在晶體管溝道中提供異常高的載流子遷移率。這種器件提供高驅動電流性能并且對未來的低功率、高速邏輯應用顯得有前途的。然而，在基于Ⅲ-Ⅴ族材料的器件的領域中仍然需要顯著的改善。

另外，在集成電路器件的制造中，隨著設備尺寸繼續按比例縮小，諸如三柵極晶體管或環繞式柵極晶體管、諸如納米線的多柵極晶體管已經變得更加普遍。許多不同技術已經嘗試降低這種晶體管的結漏。然而，在結漏抑制的領域中仍然需要顯著的改善。

附圖說明

圖1A示出了沿著常規的多線半導體器件的溝道區獲得的橫截面視圖。

圖1B是示出了針對圖1A中的半導體器件的IOFF參數的仿真的繪圖。

圖2示出了根據本發明的實施例的沿著多線半導體器件的溝道區獲得的橫截面視圖。

圖3是根據本發明的實施例的表示具有包覆層的納米線的帶結構的繪圖300(以能量(E)作為半徑的函數的形式)。

圖4示出了根據本發明的實施例的包含具有低帶隙包覆層的溝道區的非平面半導體器件的成角視圖。

圖5A示出了根據本發明的實施例的包括具有低帶隙包覆層的一個或多個溝道區的基于納米線的半導體結構的三維橫截面視圖。

圖5B示出了根據本發明的實施例的圖5A中基于納米線的半導體結構的沿著a-a’軸橫切的截面溝道視圖。

圖5C示出了根據本發明的實施例的圖5A中基于納米線的半導體結構的沿著b-b’軸橫切的截面間隔體視圖。

圖6A-6F示出了根據本發明的實施例的表示制造CMOS納米線半導體結構的方法中的各個操作的三維橫截面視圖。

圖7示出了根據本發明的一個實施方式的計算設備。

具體實施方式

描述了包含具有低帶隙包覆層的溝道區的非平面半導體器件。在下面的描述中，闡述了許多具體細節，例如具體的集成度和材料域，以便提供對本發明的實施例的透徹理解。對于本領域技術人員將顯而易見的是，本發明的實施例可以在沒有這些具體細節的情況下得以實施。在其它情形中，諸如集成電路設計版圖之類的眾所周知的特征未詳細描述，以便不會沒有必要地模糊本發明的實施例。而且，應當理解的是，圖中所示出的各個實施例是示例性表示，而不必按比例繪制。

本文描述的一個或多個實施例針對包含具有低帶隙包覆層的溝道區的非平面半導體器件。在一個這種實施例中，器件的柵極疊置體完全包圍溝道區(諸如納米線或環繞式柵極器件)，以及包覆層包括在溝道區的整個邊界處。在另一個實施例這種實施例中，器件的柵極疊置體僅僅部分地包圍溝道區(諸如三柵極器件或鰭式場效應晶體管器件)，以及包覆層包括在溝道區的邊界的僅僅部分處。例如針對Ⅲ-Ⅴ族材料半導體器件，可以包括這種包覆層，以便降低相關聯的半導體的截止狀態寄生漏電。

針對晶體管的按比例縮放的重要考慮是控制影響備用電源的晶體管截止狀態漏電(Ioff)。為了處理此問題，在過去，半導體產業已經朝著薄體(例如，絕緣體上硅，SOI)類型結構、非平面結構(例如，鰭式場效應晶體管或三柵極)進展，并且正考慮納米線器件。本文描述的實施例可以采用帶隙工程來進一步改善晶體管Ioff。當利用傳統地具有較小帶隙的高遷移率材料(諸如Ⅲ-Ⅴ族材料)來替代半導體溝道材料時，這種改善可以變得更加關鍵。較小帶隙材料可以變得更容易受到Ioff問題的影響。然而，帶隙工程還可以適用于更常規的Ⅳ族半導體(例如，Si、SiGe以及Ge)。