[發明專利]具有共形的金屬柵極電極和柵極電介質界面的氮摻雜的非平面Ⅲ?Ⅴ族場效應晶體管有效
| 申請號: | 201380043256.4 | 申請日: | 2013-06-12 |
| 公開(公告)號: | CN104603950B | 公開(公告)日: | 2017-06-20 |
| 發明(設計)人: | G·杜威;R·S·周;M·拉多薩夫列維奇;H·W·田;S·B·克倫德寧;R·皮拉里塞泰 | 申請(專利權)人: | 英特爾公司 |
| 主分類號: | H01L29/786 | 分類號: | H01L29/786;H01L21/18 |
| 代理公司: | 永新專利商標代理有限公司72002 | 代理人: | 林金朝,王英 |
| 地址: | 美國加*** | 國省代碼: | 暫無信息 |
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| 摘要: | |||
| 搜索關鍵詞: | 具有 金屬 柵極 電極 電介質 界面 摻雜 平面 場效應 晶體管 | ||
技術領域
本發明的實施例涉及半導體器件的領域,并且更具體地,涉及采用Ⅲ-Ⅴ族半導體的非平面場效應晶體管(FET)。
背景技術
利用從襯底表面凸出的半導體材料的主體的非平面晶體管采用包圍半導體主體的兩個、三個、或甚至所有側面的柵極電極(即,分別為雙柵極、三柵極、納米線晶體管)。在柵極電極的兩側上,源極和漏極區形成在主體中,或作為重新生長的部分而耦合到主體。
隨著高k柵極電介質的引入,對于非平面器件,即使溝道半導體是硅,也難以在源極區與漏極區之間實現半導體溝道區的可靠柵極控制。對于將Ⅲ-Ⅴ化合物半導體用于晶體管溝道區的Ⅲ-ⅤFET,柵極控制更加難以實現。與這種材料相關聯的金屬氧化物半導體(MOS)界面得到比它們的硅對應物更少的研究,并且更少有良好的表現(例如,受到質量差的原生氧化物、亞化學計量表面等的影響)。
附圖說明
通過示例而非限制的方式示出本發明的實施例,并且結合附圖參考以下具體實施方式可以更充分地理解本發明的實施例。附圖中:
圖1A示出了根據本發明的實施例的Ⅲ-Ⅴ族場效應晶體管(FET)的第一截面視圖;
圖1B示出了根據本發明的實施例的圖1A中所示的Ⅲ-Ⅴ族FET的第二截面視圖;
圖1C是示出根據本發明的實施例的在Ⅲ-Ⅴ半導體界面處的高k柵極電介質中的氮累積的圖表;
圖1D示出了根據本發明的實施例的圖1A中所示的Ⅲ-Ⅴ族FET的第二截面視圖;
圖2是示出根據本發明的實施例的用于形成Ⅲ-ⅤFET的方法中的操作的流程圖;
圖3是示出根據本發明的實施例的用于形成納米線Ⅲ-ⅤFET的方法中的操作的流程圖;
圖4是示出根據本發明的實施例的用于向Ⅲ-Ⅴ半導體非定向地摻雜高k柵極電介質界面的方法中的操作的流程圖;
圖5示出了根據本發明的實施例的移動計算設備平臺的等距視圖和由移動平臺采用的微電子設備的示意圖;以及
圖6示出了根據本發明的一種實施方式的計算設備的功能框圖。
具體實施方式
描述了具有氮摻雜的柵極電介質界面和共形的柵極電極的Ⅲ-Ⅴ場效應晶體管(FET)。在以下描述中,闡述了許多細節,然而,對于本領域中的技術人員而言顯而易見的是,在沒有這些具體細節的情況下也可以實踐本發明。在一些實例中,公知的方法和設備以框圖的形式而不是以細節的形式示出,以避免使本發明難以理解。在整個說明書中,對“實施例”或“在一個實施例中”的引用表示結合實施例所描述的特定特征、結構、功能或特性包括在本發明的至少一個實施例中。因此,在整個說明書中,在各處出現的短語“在實施例中”不一定指代本發明的同一個實施例。此外,特定特征、結構、功能或特性可以采用任何適合的方式組合在一個或多個實施例中。例如,第一實施例可以與第二實施例組合,只要未指定這兩個實施例是互斥的。
術語“耦合”和“連接”及其衍生詞在本文中可以用于描述部件之間的結構關系。應該理解,這些術語并不是要作為彼此的同義詞。相反,在特定實施例中,“連接”可以用于指示兩個或更多元件彼此直接物理接觸或電接觸。“耦合”可以用于指示兩個或更多元件彼此直接或間接地(其間具有其它中間元件)物理接觸或電接觸,和/或指示兩個或更多元件彼此配合或相互作用(例如,如在因果關系中)。
如本文中使用的術語“在…之上”、“在…之下”、“在….之間”和“在…上”指代一個材料層或部件相對于其它層或部件的相對位置。例如,設置在一個層之上(上方)或之下(下方)的另一個層可以與該層直接接觸,或可以具有一個或多個中間層。此外,設置在兩個層之間的一個層可以與這兩個層直接接觸,或可以具有一個或多個中間層。相比之下,第二層“上”的第一層與該第二層直接接觸。相似地,除非另外明確規定,否則設置在兩個相鄰特征之間的一個特征可以與相鄰特征直接接觸,或可以具有一個或多個中間特征。
本文中公開了利用具有非定向氮摻雜的柵極電介質來形成金屬氧化物半導體(MOS)型(或金屬絕緣體半導體)器件的Ⅲ-Ⅴ半導體器件。盡管本文中將氮摻雜的柵極電介質描述為設置在非平面FET中,但是應該領會,如此描述的實施例也可以適用于采用與Ⅲ-Ⅴ半導體表面連接的相似電介質材料的其它電容耦合器件設計(例如,MOS電容等)。此外,本文中所描述的技術和結構也可以適用于Ⅲ-Ⅴ半導體表面的鈍化,以便實現低泄漏等。
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