[發明專利]改善地址總線的完整性

有效

• 申請號: 201380037117.0
• 申請日: 2013-06-04
• 公開（公告）號: CN104428756B
• 公開（公告）日: 2017-10-13
• 發明（設計）人: 阿爾貝托·特羅亞
• 申請（專利權）人: 美光科技公司
• 主分類號: G06F11/00
• 分類號: G06F11/00;G06F11/08;G06F13/38
• 代理公司: 北京律盟知識產權代理有限責任公司11287
• 代理人: 路勇

技術領域

本發明實施例一般涉及存儲器，且特定實施例涉及改善存儲器的地址總線的完整性。

背景技術

存儲器通常是以形成于半導體裸片中及/或半導體裸片上的集成電路(不論是單獨地還是結合另一集成電路)的形式來提供，且通常可見于計算機或其它電子裝置中。存在許多不同類型的存儲器，包含隨機存取存儲器(RAM)、只讀存儲器(ROM)、動態隨機存取存儲器(DRAM)、同步動態隨機存取存儲器(SDRAM)及快閃存儲器。

快閃存儲器已發展成為用于廣泛范圍的電子應用的非易失性存儲器的流行來源。快閃存儲器通常使用允許高存儲器密度、高可靠性及低功率消耗的單晶體管存儲器單元。通過電荷存儲結構(例如，浮動柵極或陷阱層)的編程或其它物理現象進行的對所述單元的閾值電壓的改變確定每個單元的數據狀態。快閃存儲器的常見使用包含個人計算機、數碼相機、數字媒體播放器、數字記錄器、游戲、器具、運載工具、無線裝置、蜂窩式電話及可卸除式存儲器模塊。

圖1圖解說明并有快閃存儲器100的典型現有技術系統的一個實例。所述系統還包含耦合到存儲器裝置100的控制器101。

控制器101經展示為通過數據總線105、控制總線106及地址總線107耦合到存儲器裝置100。在一個實施例中，數據總線可為32位及/或16位寬雙倍數據速率(DDR)總線。

如果圖1的系統并入到嘈雜的電子環境(例如，汽車或飛船)中，那么其由于點火系統及/或通信系統而經受大量噪聲。因此，各種總線105到107的完整性可受到損害。已實施各種標準(例如，IS026262)以通過提供關于所建議的完整性標準的準則來確保總線上的信息的完整性。

出于上文所敘述的原因及出于所屬領域的技術人員在閱讀并理解本說明書后將變得顯而易見的其它原因，所述領域中需要增加系統中的總線中的一或多者的完整性。

附圖說明

圖1展示典型的現有技術系統。

圖2展示讀取操作的典型的現有技術實施方案的框圖。

圖3展示根據圖2的實施例的典型的現有技術命令及地址序列的時序圖。

圖4展示根據圖5的實施例的命令及地址序列的一個實施例的時序圖。

圖5展示讀取操作的實施方案的一個實施例的框圖。

圖6展示用于改善存儲器系統中的地址完整性的方法的一個實施例的流程圖。

具體實施方式

在以下詳細描述中，參考形成詳細描述的一部分的附圖且在所述附圖中，通過圖解說明展示特定實施例。在圖式中，相似數字描述貫穿若干個視圖的實質上類似組件。可利用其它實施例且在不脫離本發明的范圍的情況下可作出結構、邏輯及電氣改變。以下詳細描述因此不應按限制性意義來理解。

圖2圖解說明非易失性存儲器裝置中的讀取操作的典型的現有技術電子裝置工程聯合委員會(JEDEC)實施方案的框圖。如所屬領域中熟知的，JEDEC標準提供電子組件(例如，非易失性存儲器、控制器)的標準化，使得來自一個制造商的一個符合JEDEC的存儲器裝置或控制器可用來自另一個制造商的類似的符合JEDEC的存儲器裝置或控制器替換。雖然用于改善地址總線的完整性的實施例的后續論述涉及命令、地址及數據格式的JEDEC實施方案，但是本發明實施例不限于任一種標準或格式。

在JEDEC實施方案中，將地址A[n：0]劃分為兩個部分。這樣的兩個部分隨后被稱為第一部分的行地址1(RA1)及第二部分的行地址2(RA2)。RA1存儲在標記為RAB0到RAB3的一組行地址緩沖器201中的一者中。JEDEC控制信號BA[1：0]是緩沖器選擇信號，其通過控制多路復用器203的哪一個輸出連接到輸入地址A[n：0]來選擇將選擇哪一個行地址緩沖器201來存儲RA1。

控制信號BA[1：0]在預有效及有效時間段期間是有效的(如隨后參看圖3所論述)，以便選擇需要從存儲器陣列200讀取哪一個特定頁。此信號可具有四個不同狀態(例如，00、01、10、11)中的一者，以便選擇四個地址緩沖器201中的一者。控制信號BA[1：0]還用以控制耦合到的輸出多路復用器204，且選擇行地址緩沖器201的輸出中的一者。

在讀取操作期間，地址的第一部分及第二部分兩者(RA1及RA2)通過另一多路復用器205被輸入到存儲器陣列200。存儲器陣列200還耦合到行讀出電路211，其讀出響應于所述兩個行地址部分而選擇的特定存儲器單元的狀態。