[發明專利]多層傳輸線

無效

• 申請號: 201380036664.7
• 申請日: 2013-08-01
• 公開（公告）號: CN104488135A
• 公開（公告）日: 2015-04-01
• 發明（設計）人: G·E·比多爾
• 申請（專利權）人: 申泰公司
• 主分類號: H01P3/08
• 分類號: H01P3/08;H01P5/02
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 李玲

發明背景

1.發明領域

本發明涉及傳輸線，其有時被稱為波導。更具體地，本發明涉及印刷電路板(PCB)上的多層傳輸線。

2.相關技術描述

當前連接器研發受在較小空間內越來越快的數據率驅動。設置在PCB上的傳輸線需要越來越小，由此需要越來越緊的制造公差。隨著相鄰傳輸線之間的空間減小，在相鄰傳輸線之間需要更多的串擾隔離。較大的信號密度的需求也適用于互連的電連接器。

考慮一種PCB陣列互連，其中PCB在至少一端上連接至電連接器。電連接器包括觸頭的陣列，這些觸頭與PCB上的接觸焊盤形成接觸，以使信號可通過PCB和電連接器傳輸。電連接器中的較小觸頭節距對用于PCB上的傳輸線的接觸焊盤而言需要較小的PCB空間。隨著對傳輸線更小的PCB空間，難題是維持相鄰傳輸線之間的隔離，同時必須應對更緊的制造公差以控制幾何形狀并維持阻抗完整性。通過PCB的傳播和從PCB至電連接器的轉變這兩者均影響所傳輸的信號。

圖1-3示出在PCB?100上的一對傳輸線101、102。每條傳輸線101、102包括一對耦合的微帶(microstrip)101a、101b和102a、102b，它們用于傳輸差分信號，其中成對耦合的微帶101a、101b和102a、102b耦合至彼此。為了提供相鄰傳輸線101、102之間可接受的串擾隔離，公認的產業實踐是使用薄介電層103以在地平面104(它是圖2和圖3中的底層)以及成對耦合的微帶101a、101b和102a、102b之間建立強電磁場耦合。包括在傳輸線之間的地平面105并具有由通路106構成的通路標桿籬笆(via?picket?fence)的中間接地結構也是可接受的串擾隔離所必需的。

隨著微帶寬度和介電層厚度減小，需要更緊的制造公差來滿足阻抗需求。當前，PCB制造商可提供下至0.002”/0.002”-0.003”/0.003”精度的寬度/跡線，公差為±20％。不正確的阻抗特征是發現PCB在制造期間不可接受的最大原因。高速數據傳輸通道的幾何形狀被規定以取得±5％的更緊阻抗公差；然而，PCB制造商傾向于±10％阻抗公差以允許更少的缺陷。具有落在阻抗公差之外的阻抗的PCB必須報廢，這增加了PCB的制造成本。

在圖1-3的幾何形狀中，地平面104直接在成對耦合的微帶101a、101b和102a、102b之下的近端限定通過成對耦合的微帶101a、101b和102a、102b和地平面104傳輸的差分信號的電磁場。由于PCB?100和電連接器的不同幾何形狀造成的阻抗不匹配，成對于從PCB?100至電連接器(未示出)的差分信號傳輸來說是不利的。下面討論的現有技術差分共面跡線201a、201b和202a、202b嘗試解決這個問題。

圖4-6示出PCB?200上的一對傳輸線201、202。每條傳輸線201、202包括一對跡線201a、201b和202a、202b，用以傳輸差分信號，其中成對跡線201a、201b和202a、202b作為共面差分對耦合至彼此。圖4的共面差分對的頂視圖類似于圖1的耦合微帶差分對的頂視圖；然而，通過共面差分對，跡線201a、201b和202a、202b比耦合微帶101a、101b和102a、102b更寬，并且成對跡線201a、201b和202a、202b在它們之間的間距比成對耦合的微帶101a、101b和102a、102b之間的間距更小。另外，通過共面差分對，在底層上沒有地平面。通過共面差分對，電磁場被約束至成對跡線周圍的位置并且不耦合至下面的地平面。

如圖5和圖6所示，共面差分對僅需要一個銅層(即由跡線201a、201b和202a、202b界定的層)，以進行信號傳輸。PCB?200和電連接器(未示出)中的共面差分對的幾何形狀之間的相似性允許更容易的阻抗匹配。由于PCB200和電連接器中的共面差分對的電磁場相似并且PCB?200和電連接器之間的轉變相比PCB?100和電連接器之間用于耦合的微帶差分對的轉變不必改變很多，因此阻抗更容易匹配。

當跡線201a、201b和202a、202b的寬度減小時，使用共面差分對的問題出現。可減小成對跡線201a、201b和202a、202b之間的間距以滿足阻抗目的；然而，所要求的間距可能無法制造。另外，減小成對跡線201a、201b的寬度增加了成對跡線201a、201b的電阻，這導致較高的溫度和較高的損耗。