[發(fā)明專利]用于測(cè)試事務(wù)性執(zhí)行狀態(tài)的方法、裝置和系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201380028480.6
• 申請(qǐng)日: 2013-06-19
• 公開（公告）號(hào): CN104335183B
• 公開（公告）日: 2018-03-30
• 發(fā)明（設(shè)計(jì)）人: R·拉吉瓦爾;B·L·托爾;K·K·賴;M·C·梅爾騰;M·G·迪克森
• 申請(qǐng)（專利權(quán)）人: 英特爾公司
• 主分類號(hào): G06F11/22
• 分類號(hào): G06F11/22
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司31100
• 代理人: 何焜

1.一種在計(jì)算機(jī)的處理器中實(shí)現(xiàn)的用于測(cè)試事務(wù)性執(zhí)行狀態(tài)的方法，包括：

通過所述處理器的解碼單元，解碼用于測(cè)試事務(wù)性區(qū)域的事務(wù)性執(zhí)行狀態(tài)的指令；

通過所述處理器的執(zhí)行單元，執(zhí)行經(jīng)解碼的所述指令，以確定所述指令的執(zhí)行上下文是否在所述事務(wù)性區(qū)域之內(nèi)；以及

響應(yīng)于所述執(zhí)行所述經(jīng)解碼的指令以確定所述指令的執(zhí)行上下文在所述事務(wù)性區(qū)域之內(nèi)，將標(biāo)志設(shè)置為第一值；或

響應(yīng)于所述執(zhí)行所述經(jīng)解碼的指令以確定所述指令的執(zhí)行上下文不在所述事務(wù)性區(qū)域之內(nèi)，將標(biāo)志設(shè)置為第二值。

2.如權(quán)利要求1所述的方法，其特征在于，還包括：響應(yīng)于執(zhí)行所述經(jīng)解碼的指令以確定所述指令的執(zhí)行上下文在所述事務(wù)性區(qū)域之內(nèi)，將寄存器設(shè)置為指示所述事務(wù)性區(qū)域的嵌套級(jí)的值。

3.如權(quán)利要求1所述的方法，其特征在于，所述第一值為零。

4.如權(quán)利要求1所述的方法，其特征在于，所述第二值為一。

5.如權(quán)利要求1所述的方法，其特征在于，還包括：響應(yīng)于所述執(zhí)行所述經(jīng)解碼的指令以確定所述指令的執(zhí)行上下文在所述事務(wù)性區(qū)域之內(nèi)，將寄存器設(shè)置為第三值，所述第三值指示可用于所述事務(wù)性區(qū)域的內(nèi)部緩沖器的數(shù)量。

6.如權(quán)利要求1所述的方法，其特征在于，所述指令指定存儲(chǔ)器操作數(shù)，并且執(zhí)行所述經(jīng)解碼的指令以確定：訪問與所述存儲(chǔ)器操作數(shù)相關(guān)聯(lián)的存儲(chǔ)器是否會(huì)導(dǎo)致所述事務(wù)性區(qū)域中止。

7.如權(quán)利要求1所述的方法，其特征在于，所述指令指定存儲(chǔ)器操作數(shù)，并且執(zhí)行所述經(jīng)解碼的指令以確定：訪問與所述存儲(chǔ)器操作數(shù)相關(guān)聯(lián)的存儲(chǔ)器是否會(huì)導(dǎo)致任何事務(wù)性區(qū)域中止。

8.如權(quán)利要求1所述的方法，其特征在于，所述指令指定存儲(chǔ)器操作數(shù)，并且執(zhí)行所述經(jīng)解碼的指令以確定：訪問與所述存儲(chǔ)器操作數(shù)相關(guān)聯(lián)的存儲(chǔ)器是否會(huì)導(dǎo)致內(nèi)部緩沖器的溢出。

9.一種用于指令處理的裝置，包括：

解碼單元，用于解碼用于開始事務(wù)性區(qū)域的第一指令，并用于解碼用于檢測(cè)所述事務(wù)性區(qū)域的事務(wù)性執(zhí)行的第二指令；

檢查點(diǎn)邏輯，用于響應(yīng)于所述解碼單元解碼所述第一指令，設(shè)置一組架構(gòu)狀態(tài)寄存器的檢查點(diǎn)；

追蹤邏輯，用于響應(yīng)于所述解碼單元解碼所述第一指令，追蹤來自與所述第一指令相關(guān)聯(lián)的處理元件的存儲(chǔ)器訪問；

執(zhí)行單元，用于響應(yīng)于所述解碼單元解碼所述第二指令，確定所述第二指令的執(zhí)行上下文是否在所述事務(wù)性區(qū)域之內(nèi)；以及

控制邏輯，用于：響應(yīng)于所述執(zhí)行單元確定所述第二指令的執(zhí)行上下文在所述事務(wù)性區(qū)域之內(nèi)，將標(biāo)志寄存器更新至第一值；或響應(yīng)于所述執(zhí)行單元確定所述第二指令的執(zhí)行上下文不在所述事務(wù)性區(qū)域之內(nèi)，將標(biāo)志寄存器更新至第二值。

10.如權(quán)利要求9所述的裝置，其特征在于，所述第一指令具有用于開始所述事務(wù)性區(qū)域的前綴。

11.如權(quán)利要求9所述的裝置，其特征在于，所述第一值是零。

12.如權(quán)利要求9所述的裝置，其特征在于，所述第二值是一。

13.一種處理器，包括：

解碼單元，用于解碼用于開始事務(wù)性區(qū)域的第一指令，并用于解碼用于測(cè)試所述事務(wù)性區(qū)域的事務(wù)性執(zhí)行狀態(tài)的第二指令；

執(zhí)行單元，用于響應(yīng)于所述解碼單元解碼所述第二指令，確定所述第二指令的執(zhí)行上下文是否在所述事務(wù)性區(qū)域之內(nèi)；以及

控制邏輯，用于：響應(yīng)于所述執(zhí)行單元確定所述第二指令的執(zhí)行上下文在所述事務(wù)性區(qū)域之內(nèi)，將標(biāo)志寄存器更新至第一值；或響應(yīng)于所述執(zhí)行單元確定所述第二指令的執(zhí)行上下文不在所述事務(wù)性區(qū)域之內(nèi)，將標(biāo)志寄存器更新至第二值。

14.如權(quán)利要求13所述的處理器，其特征在于，進(jìn)一步包括：

檢查點(diǎn)邏輯，用于響應(yīng)于所述解碼單元解碼所述第一指令，設(shè)置一組架構(gòu)狀態(tài)寄存器的檢查點(diǎn)；

追蹤邏輯，用于響應(yīng)于所述解碼單元解碼所述第一指令，追蹤來自與所述第一指令相關(guān)聯(lián)的處理元件的存儲(chǔ)器訪問。

15.如權(quán)利要求13所述的處理器，其特征在于，所述第一指令具有用于開始所述事務(wù)性區(qū)域的前綴。