[發明專利]具備雙穩態電路和非易失性元件的存儲電路

有效

• 申請號: 201380025730.0
• 申請日: 2013-02-19
• 公開（公告）號: CN104321820B
• 公開（公告）日: 2017-03-01
• 發明（設計）人: 周藤悠介;山本修一郎;菅原聰
• 申請（專利權）人: 國立研究開發法人科學技術振興機構
• 主分類號: G11C11/15
• 分類號: G11C11/15;G11C11/412;G11C14/00
• 代理公司: 中科專利商標代理有限責任公司11021
• 代理人: 李國華

技術領域

本發明涉及存儲電路，例如涉及具備雙穩態電路和非易失性元件的存儲電路。

背景技術

已知一種存儲裝置(例如專利文獻1)，將存儲在SRAM(Static?Ramdom?Access?Memory，靜態隨機存取存儲器)的雙穩態電路的數據非易失性地存入(store)到鐵磁性隧道結元件(MTJ)，切斷雙穩態電路的電源，之后，在雙穩態電路的電源接通時將數據從MTJ恢復(restore)至雙穩態電路。通過將該存儲裝置用在微處理器、系統級芯片、微控制器、FPGA(Field?Programmable?Gate?Array，現場可編程門陣列)或CMOS(Complementary?Metal?Oxide?Semiconductor，互補金屬氧化物半導體)邏輯等中，能削減消耗電力。

在先技術文獻

專利文獻

專利文獻1：國際公開2009/028298號

發明的概要

發明要解決的課題

在專利文獻1的存儲電路中，由于能將雙穩態電路的數據非易失性地存入MTJ，因此能切斷雙穩態電路的電源。由此，能大幅抑制待機時的消耗電力。但是，在電源接通的期間，與通常的SRAM相比，消耗電力變大。

發明內容

本發明鑒于上述課題而提出，目的在于削減消耗電力。

用于解決課題的手段

本發明的存儲電路的特征在于，具備：雙穩態電路，其存儲數據；非易失性元件，其非易失性地存入被所述雙穩態電路所存儲的數據，將非易失性地存入的數據恢復至所述雙穩態電路；和控制部，其在不從所述雙穩態電路進行數據的讀出或寫入的期間長于給定期間的情況下，非易失性地存入被所述雙穩態電路所存儲的數據，并切斷所述雙穩態電路的電源，在不進行所述數據的讀出或寫入的期間短于所述給定期間的情況下，不進行存儲在所述雙穩態電路的數據的非易失性的存入，使所述雙穩態電路的電源電壓低于從所述雙穩態電路進行數據的讀出或寫入的期間的電壓。根據本發明，能削減消耗電力。

在上述構成的基礎上，能構成為：所述控制部判定不從所述雙穩態電路進行數據的讀出或寫入的期間長于還是短于給定期間，在判定為不從所述雙穩態電路進行數據的讀出或寫入的期間長于給定期間的情況下，非易失性地存入被所述雙穩態電路所存儲的數據，并切斷所述雙穩態電路的電源，在判定為不進行所述數據的讀出或寫入的期間短于所述給定期間的情況下，不進行存儲在所述雙穩態電路的數據的非易失性的存入，使所述雙穩態電路的電源電壓低于從所述雙穩態電路進行數據的讀出或寫入的期間的電壓。

在上述構成的基礎上，所述給定期間為如下期間以上的長度，該期間為：在所述給定期間的時間段使所述雙穩態電路的電源電壓較低的情況下的消耗電力與將數據存入所述非易失性元件以及使其恢復時的消耗電力相同的期間。

在上述構成的基礎上，能構成為：將從用于將數據存入所述非易失性元件的能量中減去在將數據存入所述非易失性元件的期間使所述雙穩態電路的電源電壓較低的情況下的能量而得到的能量設為E_store^SC，將從用于從所述非易失性元件恢復數據的能量中減去在從所述非易失性元件恢復數據的期間使所述雙穩態電路的電源電壓較低的情況下的能量而得到的能量設為E_restore^SC，將使所述雙穩態電路的電源電壓較低的情況下的消耗電流設為I_LS^NV，將切斷所述雙穩態電路的電源的情況下的消耗電流設為I_L^SD，將使所述雙穩態電路的電源電壓較低的情況下的電源電壓設為V_sleep的情況下，則所述給定期間為(E_store^SC+E_restore^SC)/((I_LS^NV-I_L^SD)×V_sleep)以上。

在上述構成的基礎上，能構成為：所述非易失性元件的一端與所述雙穩態電路內的節點連接，另一端與控制線連接。

在上述構成的基礎上，能構成為：所述非易失性元件通過在所述一端與所述另一端間流過的電流來非易失性地存入被所述雙穩態電路所存儲的數據。