[發明專利]用于快速緩存斷電的設備和方法

在審

• 申請號: 201380018635.8
• 申請日: 2013-04-01
• 公開（公告）號: CN104272277A
• 公開（公告）日: 2015-01-07
• 發明（設計）人: 利斯拉塔·曼妮;威廉·L·伯徹;瑪德胡·薩瓦娜斯比·戈維單;詹姆斯·M·奧康納;邁克爾·J·舒爾特
• 申請（專利權）人: 超威半導體公司
• 主分類號: G06F12/08
• 分類號: G06F12/08
• 代理公司: 上海勝康律師事務所 31263
• 代理人: 李獻忠

技術領域

本公開涉及集成電路，且更具體地涉及處理器中的緩存子系統。

發明背景

隨著集成電路技術的進步，晶體管的部件大小已持續縮小。這使得更多電路能實施在單個集成電路晶片上。這繼而允許集成電路上更多功能的實施。具有多個核心的處理器是可實施在集成電路上的增大數量的功能的一個實例。

在具有多個核心的處理器操作期間，可能存在至少一個核心不活動的實例。在這些實例中，不活動處理器核心可被斷電以減小總體功率消耗。將閑置處理器核心斷電可包括將實施其中的各種子系統(包括緩存)斷電。在一些情況下，緩存可能在確定處理器核心將被斷電時正在存儲被修改數據。如果被修改數據對于處理器核心中的緩存是唯一的，那么數據可被寫入至較低級別緩存(例如，從1級或L1緩存至2級或L2緩存)或可被回寫至存儲器。在被修改數據已被寫入至較低級別緩存或回寫存儲器之后，如果處理器核心的其它部分也準備斷電，那么緩存可準備斷電。

發明概要

本發明公開了一種實現快速緩存關閉的設備和方法。在一個實施方案中，緩存子系統包括緩存存儲器和耦合至緩存存儲器的緩存控制器。緩存控制器被配置來在恢復電力至緩存子系統時，阻止被修改數據唯一地寫入至緩存存儲器中。

在一個實施方案中，方法包括恢復電力至包括緩存存儲器的緩存子系統。方法進一步包括阻止被修改數據唯一地寫入至緩存存儲器中。

附圖簡述

在閱讀下文詳細描述及在參考下文簡述的附圖后，將變得了解本公開的其它方面。

圖1是計算機系統的一個實施方案的框圖。

圖2是具有多個核心和共享緩存的處理器的一個實施方案的框圖。

圖3是緩存子系統的一個實施方案的框圖。

圖4是用于操作緩存子系統的方法的一個實施方案的流程圖，其中在恢復電力時及在達到閾值之前將被修改數據排除在緩存外。

圖5是用于在避寫(write?bypass)模式中操作緩存子系統的方法的一個實施方案的流程圖。

圖6是圖示避寫模式中的操作的緩存子系統的一個實施方案的框圖。

圖7是圖示直寫模式中的操作的用于操作緩存子系統的方法的一個實施方案的流程圖。

圖8是圖示直寫模式中的操作的緩存子系統的一個實施方案的框圖。

圖9是圖示包括描述緩存子系統的實施方案的數據結構的計算機可讀介質的一個實施方案的框圖。

雖然本發明易于以各種修改和替代形式呈現，但是其特定實施方案舉例來說示于圖中且將在本文中詳細描述。但是應了解，圖和其描述不旨在將本發明限制于所公開的特定形式，而是相反本發明將涵蓋屬于如隨附權利要求定義的本發明的精神和范圍內的所有修改例、等效例和替代例。

具體實施方式

本公開涉及一種用于在恢復電力時阻止緩存存儲器排除存儲器層級中其它位置之外存儲被修改數據達有限時間的方法和設備。有限時間可通過閾值定義。在現有技術緩存子系統中，將緩存斷電以將其置于睡眠狀態中(例如，當相應處理器核心閑置時)可包括緩存控制器針對被修改數據檢測相應緩存的存儲位置。如果在一個或多個存儲位置中發現被修改數據，那么其可被寫入至存儲器層級中較低的另一個緩存(例如，從L1緩存至L2緩存)或主存儲器。相比之下，如果尚未達到閾值，那么本公開的緩存子系統可在不針對被修改數據檢測緩存存儲器的情況下斷電。由于在達到閾值之前阻止緩存存儲器排除存儲等級中的其它緩存和存儲器將被修改數據存儲在存儲器中，所以無需在斷電前檢查緩存。相應地，包括這樣一種緩存子系統的處理器核心或其它功能單元可在所述功能單元閑置時被斷電以節省電力，而無由確定被修改數據是否存在而引致的固有延遲。一般來說，如本文中描述的緩存子系統在實施于處理器核心(或其它功能單元)中時可實現從睡眠狀態退出以在短持續時間內執行任務且快速回到睡眠狀態中而無由搜索所被修改數據并且由將其回寫至存儲器或另一個緩存而引致的延遲。

閾值可以各種方式實施。在一個實施方案中，閾值可為從電力恢復至緩存子系統時開始的預定時間量。在預定時間量過去之前，緩存控制器可阻止被修改數據唯一地寫入至其相應緩存中。如果緩存子系統(和/或其所實施的單元)在預定時間量已過去之前變為閑置，那么其可被再次斷電而無需針對被修改數據搜索緩存并且將所發現的任意被修改數據寫入至另一個緩存或主存儲器。如果緩存子系統在預定時間量已過去之前未閑置，那么緩存控制器隨后可使被修改數據能被唯一地寫入至其相應緩存。