[發明專利]外延摻雜的鍺錫合金的形成方法

有效

• 申請號: 201380015682.7
• 申請日: 2013-03-25
• 公開（公告）號: CN104185895B
• 公開（公告）日: 2017-04-12
• 發明（設計）人: 埃羅爾·安東尼奧·C·桑切斯;黃宜喬
• 申請（專利權）人: 應用材料公司
• 主分類號: H01L21/265
• 分類號: H01L21/265;H01L21/8238
• 代理公司: 北京律誠同業知識產權代理有限公司11006
• 代理人: 徐金國,趙靜

發明背景

發明領域

在此描述的技術涉及半導體裝置的制造。更詳言之，描述使用四族合金材料而形成場效應晶體管的方法。

相關技術的描述

鍺是用于CMOS晶體管的第一材料之一。然而，由于相較于鍺，硅大量豐存，所以硅已成為CMOS制造上的占極大優勢的半導體材料的選擇。當根據摩爾定律裝置幾何大小減少時，晶體管部件的尺寸使工程師在致力于制作更小、更快、使用更低功率、且生成更少熱的裝置上面臨挑戰。例如，當晶體管的尺寸減少，晶體管溝道區域變得更小，且溝道的電子性質變得更不可行，且電阻率更高、閾值電壓也更高。

通過使用嵌在源極/漏極區域中的硅鍺壓力源(stressor)，而增加硅溝道區域中的載子遷移率，此強化硅的本征遷移率。然而，對于未來的節點而言，需要更高遷移率的裝置。

已建議轉換至遷移率比硅更高的材料，諸如用于pMOSFET的鍺。然而，鍺的遷移率并未比應變硅卓越，除非鍺也經應變。最近，已發現生長在源極漏極區域上的鍺錫(GeSn)具有制作卓越鍺pMOSFET溝道的應變，這是利用鍺/GeSn晶格的不匹配。

橫跨材料結構之一者或材料結構的層疊的導電率是CMOS形成上的重要面向(facet)。整體導電率是載子遷移率、載子濃度、與材料間能帶對準(band?alignment)的函數。在這些方面，GeSn是具有吸引力的。高載子遷移率層將比低遷移率層更受惠于增加的載子濃度。摻雜是一種增加載子濃度的手段，然而現有技術中并未公開摻雜GeSn層的方法。因此，持續需要選擇性形成高遷移率半導體元件以及操縱相關導電率的方法和設備。

發明概述

在此提供用于在半導體基板上形成導電層的方法和設備。在一個實施例中，GeSn層可選擇性形成在基板的半導體表面上，這是通過以下步驟實現：將基板定位在處理腔室中，該基板具有介電表面和半導體表面二者；將鍺氫化物前驅物、錫前驅物和摻雜劑共同流入該處理腔室中；外延生長GeSn層，直到達到期望的層厚度為止；將蝕刻劑流進該處理腔室中，該蝕刻劑包含鹵素氣體；和重復該外延生長和蝕刻步驟，直到具有期望的整體厚度的GeSn層選擇性生長在非介電表面上為止。該錫前驅物與摻雜劑的流量可在生長程序期間改變。蝕刻劑的流入也包括：使該摻雜劑與錫前驅物流入，以減少摻雜劑與錫的損失。

在另一實施例中，GeSn層可選擇性形成在基板的半導體表面上，這是通過以下步驟實現：將基板定位在處理腔室中，該基板具有介電表面與半導體表面二者；將鍺氫化物前驅物、錫前驅物、蝕刻劑和摻雜劑共同流入該處理腔室中，該蝕刻劑包含鹵素氣體；和外延生長鍺錫層，直到生長期望的整體厚度為止，其中該蝕刻劑將防止GeSn生長于介電層上。沉積期間，可改變錫前驅物和摻雜劑的流量。

鍺前驅物可以是氫化物，且錫前驅物可以是錫的鹵化物。可將蝕刻劑(例如鹵化物氣體)納入反應混合物，以控制基板的半導體區域與介電區域上的沉積選擇性。

一或多個實施例可包括這樣的半導體基板：具有介電區域與半導體區域二者的上表面，和沉積在該上表面上的受摻雜的結晶鍺錫層，其中該錫與摻雜劑濃度于該層內的某些區域改變。

附圖簡要說明

因此，通過參考實施例(一些實施例圖示于附圖中)，可獲得于上文中簡要概括的本發明的更具體描述，而能詳細理解本發明的上述特征。然而應注意，附圖僅描繪本發明的典型實施例，因而不應將所述附圖視為限制本發明的范圍，因為本發明可允許其他同等有效的實施例。

圖1是概括根據一個實施例的方法的流程圖。

圖2是概括根據另一實施例的方法的流程圖。

圖3描繪通過上述方法形成的基板，該方法包括源極/漏極區域上的選擇性沉積。

為便于理解，如可能則使用相同標號來表示附圖所共有的相同元件。預期一個實施例中公開的元件可有利地用于其他實施例，而無需特別敘述。

具體描述