[實用新型]一種基于憶阻器的Duffing-van der Pol 振蕩電路

有效

• 申請號: 201320856113.2
• 申請日: 2013-12-20
• 公開（公告）號: CN203734620U
• 公開（公告）日: 2014-07-23
• 發明（設計）人: 陸益民;朱志勇;黃險峰
• 申請（專利權）人: 廣西大學
• 主分類號: H03B5/32
• 分類號: H03B5/32
• 代理公司: 北京中譽威圣知識產權代理有限公司 11279
• 代理人: 彭曉玲

1.一種基于憶阻器的Duffing-van?der?Pol振蕩電路，其特征在于：該電路包括：激勵電源e(t)、電阻R、第一電容C₁、第二電容C₂和憶阻器M；

所述激勵電源e(t)的一端與電阻R的一端連接；

所述電阻R的另一端分別與第一電容C₁的一端、第二電容C₂的一端連接；

所述第二電容C₂的另一端與憶阻器M的一端連接；

所述憶阻器M的另一端、第一電容C₁的另一端均與激勵電源e(t)的另一端連接。

2.根據權利要求1所述的基于憶阻器的Duffing-van?der?Pol振蕩電路，其特征在于：

將所述憶阻器等效于憶阻器電路，所述憶阻器電路包括：電阻R₁、R₂、R₃、R₄、電容C₃、第一運算放大器U₁、第二運算放大器U₂、第三運算放大器U₃、第一模擬乘法器A₁和第二模擬乘法器A₂；

所述第一運算放大器U₁的同相輸入端與電容C₂的另一端連接，第一運算放大器U₁的反相輸入端分別與第一運算放大器U₁輸出端和電阻R₁的一端連接；

所述第二運算放大器U₂的同相輸入端與第一電容C₁和激勵電源e(t)的公共端連接，第二運算放大器U₂的反相輸入端分別與電阻R₁的另一端和電容C₃的一端連接；第二運算放大器U₂的輸出端分別與電容C₃的另一端和第一模擬乘法器A₁的兩個乘數信號輸入端連接；

所述第二模擬乘法器A₂的一個乘數信號輸入端與第一模擬乘法器A₁的乘積信號輸出端連接；第二模擬乘法器A₂的另一個乘數信號輸入端分別與第二電容C₂的另一端、第一運算放大器U₁的同相輸入端、第三運算放大器U₃的同相輸入端、電阻R₃的一端連接，第二模擬乘法器A₂的另一個乘積信號輸出端與連接電阻R₂的一端連接；

所述第三運算放大器U₃的反相輸入端分別與電阻R₂的另一端和電阻R₄的一端連接；第三運算放大器U₃的輸出端分別與電阻R₃的另一端和電阻R₄的另一端連接。