[實用新型]雙指令多浮點操作數(shù)加/減、乘、除運算控制器

有效

• 申請?zhí)枺?/td>: 201320835062.5
• 申請日: 2013-12-13
• 公開（公告）號: CN203689502U
• 公開（公告）日: 2014-07-02
• 發(fā)明（設計）人: 蔡啟仲;李克儉;陸偉男;吳潔瓊;王鳴桃
• 申請（專利權）人: 廣西科技大學
• 主分類號: G06F9/302
• 分類號: G06F9/302
• 代理公司: 柳州市榮久專利商標事務所(普通合伙) 45113
• 代理人: 張榮玖

技術領域

本實用新型涉及一種雙指令多浮點操作數(shù)加/減、乘、除運算控制器，尤其涉及一種基于采用FPGA并行操作電路硬連接的雙指令多浮點操作數(shù)加/減、乘、除四則混合運算控制電路及其時序控制方法。

背景技術

浮點數(shù)加/減、乘、除的四則混合運算是高精度數(shù)據(jù)運算應用頻率非常高的算術運算，每個運算類型的運算器實現(xiàn)2個32位符合IEEE754標準的浮點數(shù)運算；對于大多數(shù)微處理器的算術運算指令，每條指令執(zhí)行2個操作數(shù)的運算；對于高級語言的四則混合運算命令都是采用自然的書寫方式表達，高級語言的編譯或翻譯系統(tǒng)中將四則混合運算公式轉化為微處理器能夠識別的二進制代碼的指令序列，即2個操作數(shù)的運算組成一條運算指令，以及若干條操作數(shù)傳輸指令和運算結果傳輸指令；微處理器需要逐條讀出指令進行譯碼，傳輸操作數(shù)、運算、結果寫回的操作；浮點數(shù)加/減、乘、除的四則混合運算中，加/減運算花費時鐘周期時間最少，乘法運算次之，除法運算比加/減運算、乘法運算將花費數(shù)倍的時間周期，采用流水線執(zhí)行浮點數(shù)加/減、乘、除的四則混合運算的指令序列，下次運算必須應用上次運算結果，每次運算時間周期和結果寫回運算器操作數(shù)輸入端是影響執(zhí)行浮點數(shù)加/減、乘、除的四則混合運算指令序列速度的瓶頸。

發(fā)明內(nèi)容

本實用新型的目的在于提供一種雙指令多浮點操作數(shù)加/減、乘、除運算控制器，應用FPGA設計雙指令多浮點操作數(shù)加/減、乘、除四則混合運算控制器的硬連接電路；該控制器對于一條多浮點操作數(shù)運算指令的命令字及其多操作數(shù)采取連續(xù)寫入存儲的方法，其寫入存儲過程占用系統(tǒng)總線；控制器在執(zhí)行多浮點操作數(shù)加/減、乘、除運算命令過程中，內(nèi)部產(chǎn)生與系統(tǒng)時鐘Clock信號同步的讀時序脈沖信號，讀時序脈沖的周期根據(jù)每個浮點操作數(shù)的運算符能夠自動調(diào)整，在讀時序脈沖信號控制下自主完成讀出操作數(shù)執(zhí)行運算，多浮點操作數(shù)運算指令的命令執(zhí)行過程不占用系統(tǒng)總線；該控制器能夠存儲兩條多浮點操作數(shù)四則混合運算指令，控制器處于一條指令正在執(zhí)行處理，另一條指令待執(zhí)行；或一條指令正在執(zhí)行運算處理，另一條指令的命令字及其多操作數(shù)正在寫入控制器；或一條指令的多操作數(shù)正在寫入控制器，且操作數(shù)同時被讀出；控制器在執(zhí)行指令的運算命令處理過程中，系統(tǒng)能夠讀出執(zhí)行運算命令過程中的中間運算結果和最終運算結果。

解決上述技術問題的技術方案是：一種雙指令多浮點操作數(shù)加/減、乘、除運算控制器，包括雙端口只讀只寫存儲器、命令字及多操作數(shù)寫時序控制模塊、浮點操作數(shù)讀時序控制模塊、存儲器數(shù)據(jù)空標志控制器和操作數(shù)配置及運算控制模塊；

所述雙端口只讀只寫存儲器與命令字及多操作數(shù)寫時序控制模塊、浮點操作數(shù)讀時序控制模塊、操作數(shù)配置及運算控制模塊連接；

所述命令字及多操作數(shù)寫時序控制模塊還與浮點操作數(shù)讀時序控制模塊、存儲器數(shù)據(jù)空標志控制器、操作數(shù)配置及運算控制模塊連接；

所述浮點操作數(shù)讀時序控制模塊還與存儲器數(shù)據(jù)空標志控制器、操作數(shù)配置及運算控制模塊連接；

所述雙端口只讀只寫存儲器為雙端口存儲器，一個只寫端口，一個只讀端口，用于儲存兩條指令的浮點操作數(shù)（下稱為操作數(shù)）；所述雙端口只讀只寫存儲器分為存儲器1和存儲器2兩個存儲區(qū)域；所述雙端口只讀只寫存儲器的寫地址高位輸入端AB4_1為“0”，或讀地址高位輸入端AB4_2為“0”，選中雙端口只讀只寫存儲器的13個低地址存儲單元，即存儲器1；寫地址高位輸入端AB4_1為“1”，或讀地址高位輸入端AB4_2為“1”，選中雙端口只讀只寫存儲器的13個高地址存儲單元，即存儲器2；

所述命令字及多操作數(shù)寫時序控制模塊控制完成指令的寫入和存儲，需要占用系統(tǒng)總線；一條指令包括32位命令字和若干個操作數(shù)，操作數(shù)最多為13個；所述命令字及多操作數(shù)寫時序控制模塊在雙端口只讀只寫存儲器的存儲器1或存儲器2為數(shù)據(jù)空，輸出寫指令允許信號，方允許被系統(tǒng)選中；當被系統(tǒng)選中寫命令字時，在系統(tǒng)WR信號的作用下，寫入命令字；當被系統(tǒng)選中寫操作數(shù)時，其內(nèi)部產(chǎn)生與系統(tǒng)WR信號同步的寫時序脈沖；在寫時序脈沖的控制下，將操作數(shù)存儲在雙端口只讀只寫存儲器的存儲器1或存儲器2中；一條指令的最后一個操作數(shù)被寫入存儲后，轉換雙端口只讀只寫存儲器的寫高位地址輸入端AB4_1狀態(tài)；如果雙端口只讀只寫存儲器的存儲器1和存儲器2都非空，停止命令字及多操作數(shù)寫時序控制模塊的工作；

所述命令字及多操作數(shù)寫時序控制模塊將寫入的命令字分為待執(zhí)行命令字存儲和執(zhí)行命令字的存儲，執(zhí)行命令字分為第1個操作數(shù)類型、第1個操作數(shù)除法運算方式和操作數(shù)個數(shù)的存儲、每個操作數(shù)的運算符標志的存儲；