[實用新型]一種SRAM的讀取、緩存電路

有效

• 申請號: 201320799332.1
• 申請日: 2013-12-06
• 公開（公告）號: CN203689919U
• 公開（公告）日: 2014-07-02
• 發明（設計）人: 張登軍
• 申請（專利權）人: 廣東博觀科技有限公司
• 主分類號: G11C11/419
• 分類號: G11C11/419
• 代理公司: 北京漢昊知識產權代理事務所(普通合伙) 11370
• 代理人: 朱海波

1.一種SRAM的讀取、緩存電路，其中包括：?

可控緩存裝置，其至少包括第一PMOS管（P1）、第二PMOS管（P2）、第一NMOS管（N1）、第二NMOS管（N2）和第五NMOS管（N5），其中第一PMOS管（P1）和第二PMOS管（P2）的源極接在電源端口；第一PMOS管（P1）和第二PMOS管（P2）的漏極分別與第一NMOS管（N1）和第二NMOS管（N2）的漏極相連；第一PMOS管（P1）和第二PMOS管（P2）的柵極分別與第一NMOS管（N1）和第二NMOS管（N2）的柵極相連；同時，第一PMOS管（P1）和第一NMOS管（N1）的柵極與第二PMOS管（P2）和第二NMOS管（N2）的漏極相連；第二PMOS管（P2）和第二NMOS管（N2）的柵極與第一PMOS管（P1）和第一NMOS管（N1）的漏極相連；第一NMOS管（N1）和第二NMOS管（N2）的源極與第五NMOS管（N5）的漏極相連；第五NMOS管（N5）的源極接地；第五NMOS管（N5）的柵極通過一個反相器接到選擇信號端口（SAEN）上；?

讀取電路，其至少包括第一PMOS管（P1）、第二PMOS管（P2）、第三NMOS管（N3）、第四NMOS管（N4）、第六NMOS管（N6）和第七NMOS管（N7），其中第一PMOS管（P1）的漏極和第二PMOS管（P2）的柵極與第三NMOS管（N3）的漏極相連；第三NMOS管（N3）的源極與第四NMOS管（N4）的漏極相連；第三NMOS管（N3）的柵極接在第一輸出端（BL）上；第四NMOS管（N4）的柵極接在選擇信號端口（SAEN）上；第四NMOS管（N4）的源極接地；第一PMOS管（P1）的柵極和第二PMOS管（P2）的漏極與第七NMOS管（N7）的漏極相連；第七NMOS管（N7）的柵極接在第二輸出端（BLb）上；第七NMOS管（N7）的源極與第六NMOS管（N6）的漏極相連；第六NMOS管（N6）的柵極接在選擇信號端口（SAEN）上；第?六NMOS管（N6）的源極接地。?

2.根據權利要求1所述的SRAM的讀取、緩存電路，其中，所述讀取電路還包括第三PMOS管（P3）和第四PMOS管（P4），其特征為，第三PMOS管（P3）的源極接在電源端口，柵極接在第一輸出端BL上，漏極與第三NMOS管（N3）的漏極相連；第四PMOS管（P4）的源極接在電源端口，柵極接在第二輸出端（BLb）上，漏極與第七NMOS管（N7）的漏極相連。?

3.根據權利要求1所述的SRAM的讀取、緩存電路，其特征為：?

當進行讀取操作時，將選擇信號端口（SAEN）置高電平。?

4.根據權利要求3所述的SRAM的讀取、緩存電路，其特征為：?

讀取“0”時，將選擇信號端口（SAEN）置為高電平，從而第五NMOS管（N5）被關閉，第四和第六NMOS管（N4、N6）被打開，使得第一PMOS管（P1）與第一NMOS管（N1）之間的第一節點（DB）以及第二PMOS管（P2）與第二NMOS管（N2）之間的第二節點（D）處于浮動狀態，其上的電荷短時間保持現狀；?

隨著第一輸出端（BL）電位會被SRAM慢慢拉低，第二輸出端（BLb）電壓會被拉高，隨著第二輸出端（BLb）電位的提高，第七NMOS管（N7）被打開，所述第二節點（D）的電荷通過第七NMOS管（N7）和第六NMOS管（N6）被泄放，所述第二節點（D）的電位最后變成0；?

隨著所述第二節點（D）電位的降低，第一PMOS管（P1）被逐漸的打開，所述第一節點（DB）被充電，使得所述第一節點（DB）電位上升到高電平；?

隨著選擇信號端口（SAEN）被置低，所述第五NMOS管（N5）被打開，第四和第六NMOS管（N4、N6）被關閉，第一NMOS管（N1）的源極與第二NMOS管（N2）的源極之間的第三節點（A）通過第五NMOS管（N5）接地，使得讀出的“0”被鎖存。?

5.根據權利要求3所述的SRAM的讀取、緩存電路，其特征為：?

讀取“1”時，將選擇信號端口（SAEN）置為高電平，從而第五NMOS管（N5）被關閉，第四和第六NMOS管（N4、N6）被打開，使得第一PMOS管（P1）與第一NMOS管（N1）之間的第一節點（DB）以及第二PMOS管（P2）與第二NMOS管（N2）之間的第二節點（D）處于浮動狀態，其上的電荷短時間保持現狀；?

隨著第一輸出端（BL）電位被SRAM慢慢拉高，第二輸出端（BLb）電壓會被拉低，隨著第一輸出端（BL）電位的提高，第三NMOS管（N3）被打開，所述第一節點（DB）的電荷通過第三NMOS管（N3）和第四NMOS管（N4）被泄放，所述第一節點（DB）的電位最后變成0；?

隨著所述第一節點（DB）電位的降低，第二PMOS管（P2）被逐漸的打開，所述第二節點（D）被充電，使得所述第二節點（D）電位上升到高電平；?

隨著選擇信號端口（SAEN）被置低，所述第五NMOS管（N5）被打開，第四和第六NMOS管（N4、N6）被關閉，第一NMOS管（N1）的源極與第二NMOS管（N2）的源極之間的第三節點（A）通過第五NMOS管（N5）接地，使得讀出的“1”被鎖存。?