[實用新型]一種介質(zhì)訪問控制器XMACII

有效

• 申請?zhí)枺?/td>: 201320748038.8
• 申請日: 2013-11-25
• 公開（公告）號: CN203574689U
• 公開（公告）日: 2014-04-30
• 發(fā)明（設(shè)計）人: 韓毅
• 申請（專利權(quán)）人: 成都兆益科技發(fā)展有限責(zé)任公司
• 主分類號: H04L29/06
• 分類號: H04L29/06;H04L12/823
• 代理公司: 成都華典專利事務(wù)所(普通合伙) 51223
• 代理人: 徐豐;楊保剛

技術(shù)領(lǐng)域

????本實用新型涉及一種介質(zhì)訪問控制器XMACII，特別涉及一種千實現(xiàn)路由器的數(shù)據(jù)鏈路層和千兆比以太網(wǎng)間的數(shù)據(jù)傳送介質(zhì)訪問控制器XMACII。

背景技術(shù)

隨著寬帶網(wǎng)絡(luò)的普及和網(wǎng)絡(luò)應(yīng)用的多業(yè)務(wù)需求，特別是基于視頻多媒體等的大流量網(wǎng)絡(luò)業(yè)務(wù)的增多，傳統(tǒng)的路由器越來越成為高速網(wǎng)絡(luò)的瓶頸。由于路由器各個端口之間是通過共享總線相連，路由器的端口速率比較低，因而限制了轉(zhuǎn)發(fā)IP分組的能力。傳統(tǒng)的路由器在運行路由協(xié)議、維護(hù)路由表等方面都難以滿足現(xiàn)代IP通信網(wǎng)絡(luò)的要求。

對于實現(xiàn)路由器的數(shù)據(jù)鏈路層和千兆比以太網(wǎng)間的數(shù)據(jù)傳送，數(shù)據(jù)的傳輸，需要數(shù)據(jù)轉(zhuǎn)換器，為了不出現(xiàn)大量丟包情況，還需要滿足各個器件讀寫數(shù)據(jù)的邏輯時序，不得不外連多個設(shè)備，不僅會增加實現(xiàn)數(shù)據(jù)傳送的連路，而且很容易因錯接而實現(xiàn)不了路由器的數(shù)據(jù)鏈路層和千兆比以太網(wǎng)間的數(shù)據(jù)傳送，從而增加維護(hù)工作量，降低工作準(zhǔn)備效率。

發(fā)明內(nèi)容

本實用新型針對現(xiàn)有技術(shù)的不足之處，提供了一種介質(zhì)訪問控制器XMACII，將以太網(wǎng)收發(fā)器和FPGA集成到介質(zhì)訪問控制器中，實現(xiàn)數(shù)據(jù)轉(zhuǎn)換器和各個器件讀寫數(shù)據(jù)的邏輯時序，提高工作高效率，減少維護(hù)，實現(xiàn)數(shù)據(jù)的高速傳送。

為實現(xiàn)上述目的，本實用新型采用的技術(shù)方案是：

一種介質(zhì)訪問控制器XMACIIACII，其特征在于：包括FIFO控制邏輯、MAC、PCS、寄存器、以太網(wǎng)收發(fā)器、FPGA、時鐘控制接口；所述FIFO控制邏輯包括發(fā)送FIFO和接收FIFO；MAC包括發(fā)送狀態(tài)機(jī)和接收狀態(tài)機(jī)；PCS包括帶FC-0接口的譯碼/解碼器、帶GMII接口的GMII；寄存器包括管理寄存器和控制接口；

時鐘控制接口與寄存器相連接，寄存器與FIFO控制邏輯和FPGA相連接，F(xiàn)IFO控制邏輯與MAC相連接，MAC與PCS相連接，PCS內(nèi)的帶FC-0接口的8B10BPCS譯碼/解碼器與以太網(wǎng)收發(fā)器相連接。

作為優(yōu)選，所述介質(zhì)訪問控制器XMACII通過240引腳的PQFP封裝。??

作為優(yōu)選，所述FIFO控制邏輯包括32位數(shù)據(jù)寬度的8KB接收FIFO和4KB發(fā)送FIFO。

作為優(yōu)選，所述帶FC-0接口的譯碼/解碼器為8B或10B譯碼/解碼器。

作為優(yōu)選，所述FPGA包括發(fā)送數(shù)據(jù)模塊和接收數(shù)據(jù)模塊，兩個模塊相獨立。

與現(xiàn)有技術(shù)相比，本實用新型的優(yōu)點在于：

1、在介質(zhì)訪問控制器XMACIIACI中集成有以太網(wǎng)收發(fā)器，實現(xiàn)數(shù)據(jù)接收和發(fā)送時的轉(zhuǎn)換；

2、在介質(zhì)訪問控制器XMACIIACI中集成有FPGA，實現(xiàn)路由器側(cè)高層設(shè)備、千兆比以太網(wǎng)介質(zhì)訪問控制器XMACII內(nèi)大容量FIFO間數(shù)據(jù)傳送的邏輯控制，防止了數(shù)據(jù)的丟包。

附圖說明

????圖1為本實用新型的結(jié)構(gòu)示意圖。

具體實施方式

????下面結(jié)合附圖對本實用新型作進(jìn)一步說明。

????一種介質(zhì)訪問控制器XMACIIACII，包括FIFO控制邏輯、MAC、PCS、寄存器、以太網(wǎng)收發(fā)器、FPGA、時鐘控制接口；所述FIFO控制邏輯包括發(fā)送FIFO和接收FIFO；MAC包括發(fā)送狀態(tài)機(jī)和接收狀態(tài)機(jī)；PCS包括帶FC-0接口的譯碼/解碼器、帶GMII接口的GMII；寄存器包括管理寄存器和控制接口；

時鐘控制接口與寄存器相連接，寄存器與FIFO控制邏輯和FPGA相連接，F(xiàn)IFO控制邏輯與MAC相連接，MAC與PCS相連接，PCS內(nèi)的帶FC-0接口的8B10BPCS譯碼/解碼器與以太網(wǎng)收發(fā)器相連接。

光纖介質(zhì)的千兆比以太網(wǎng)中廣播的數(shù)據(jù)流經(jīng)過光纖通道接口后的串行數(shù)據(jù)必須先通過千兆比以太網(wǎng)收發(fā)器（又稱Serdes，并行轉(zhuǎn)換器）轉(zhuǎn)化為并行的10位編碼數(shù)據(jù)才能送往XMACII的FC-0接口；XMACII的FC-0接口送出的10bit編碼數(shù)據(jù)也要先經(jīng)過Serdes轉(zhuǎn)換為10倍波特率的數(shù)據(jù)流，再經(jīng)光纖通道接口向以太網(wǎng)廣播。所以將以太網(wǎng)收發(fā)器集成到介質(zhì)訪問控制器XMACIIACII中；而千兆比以太網(wǎng)的數(shù)據(jù)傳輸速率很高，最高數(shù)據(jù)速率能達(dá)到1.25Gb/s。而數(shù)據(jù)鏈路層處理分組的速度相對較慢，因而會在突發(fā)大量數(shù)據(jù)（data?bursting）時數(shù)據(jù)難以及時處理，出現(xiàn)大量丟包。雖然介質(zhì)訪問控制器中集成了接收和發(fā)送FIFO以進(jìn)行數(shù)據(jù)緩沖，但介質(zhì)訪問控制器XMACII的內(nèi)部FIFO容易仍然較小。為避免因數(shù)據(jù)鏈路層來不及處理數(shù)據(jù)而大量丟包的情況，在介質(zhì)訪問控制器XMACII上集成了FPGA,作為數(shù)據(jù)緩沖。