[實用新型]一種全數字逐次逼近寄存器式快速鎖定延時鎖定環

有效

• 申請號: 201320743998.5
• 申請日: 2013-11-21
• 公開（公告）號: CN203608179U
• 公開（公告）日: 2014-05-21
• 發明（設計）人: 闕詩璇;蔡志匡;劉婷婷;許浩博;龐佳軍;楊軍
• 申請（專利權）人: 東南大學
• 主分類號: H03L7/099
• 分類號: H03L7/099;H03L7/10;H03L7/18
• 代理公司: 江蘇永衡昭輝律師事務所 32250
• 代理人: 王斌

技術領域

本實用新型涉及集成電路設計領域，具體地，涉及一種數字集成電路時鐘同步模塊。

背景技術

人類對低功耗、高性能電子產品的需求推動了半導體工藝水平的不斷前進，使得集成電路的設計技術不斷改進。設計中開始廣泛使用硅知識產權（Intellectual?Property，IP）核等可復用模塊，并將綜合技術和IP核相結合，盡可能地縮短系統芯片（System?on?Chip，SoC）的設計周期。同時，SoC芯片也向著多核多時鐘域的方向發展，芯片內部時鐘架構的復雜度日益提升。如今主流處理器內核，片內時鐘頻率已達到GHz，而同時又存在多個不同的時鐘域，時鐘域之間的關系日趨復雜。因此，如何在有限的設計周期內快速實現SoC內部高頻率時鐘信號的精確分布已經成為當今集成電路發展的瓶頸之一。

由于高性能SoC芯片對時鐘網絡質量的要求，后端時鐘樹綜合技術發展出了多種時鐘樹結構，如網格時鐘樹結構(mash?tree)、魚骨時鐘樹結構(H-tree)以及各種技術相結合的本地-全局多級時鐘樹結構。采用這些時鐘網路分布技術進行時鐘樹綜合，雖然能夠生成具有較小時鐘偏差以及較強抗干擾能力的時鐘網絡，然而這類技術往往包含過多冗余設計，實現過程中，需要占用極多的布線資源，不僅會為布局布線留下擁塞的隱患，同時時鐘樹上產生的巨大功耗也讓設計者難以接受。此外其物理實現的過程相對復雜，在SoC設計周期日益縮短的今天，往往沒有太多時間留給后端工程師完成這種復雜的時鐘網絡。

因此，采用平衡樹時鐘網絡與時鐘延遲鎖定電路相結合的本地-全局時鐘網絡層次化區域分布時鐘樹綜合策略廣泛地應用于SoC芯片中。

對于延時鎖定電路的研究，基本上按照電路的結構與延時補償原理的不同，沿著開環延時鎖定電路和閉環延時鎖定電路兩個方向展開，對于該電路的設計水平，美國和韓國處于領先地位。延時鎖定環(Delay?Locked?Loop,DLL)和同步鏡像延時鎖定電路(Synchronous?Mirror?Delay?Circuit,SMDC)就是這兩種鎖定電路的典型代表，兩者針對不同的應用有著各自的特點。

傳統全數字逐次逼近寄存器（Successive?Approximation?Register，SAR）式延時鎖定環，存在鎖定時間過長、諧波鎖定和死鎖的問題，極大地限制了它在實際系統中的應用。

發明內容

本實用新型的目的在于，針對傳統全數字逐次逼近寄存器式延時鎖定環鎖定存在的上述問題，對其電路結構和工作過程進行了深入地分析和研究，設計一種全數字逐次逼近寄存器式快速鎖定延時鎖定環，通過采用可復位數控延時鏈將輸入時鐘與控制器工作時鐘之間的分頻比降低至1，同時采用2-b逐次逼近寄存器算法將搜索循環次數降低50%，大幅度提高鎖定速度，徹底避免了諧波鎖定和死鎖現象的發生。

為實現上述目的，本實用新型的技術方案如下：

本實用新型全數字逐次逼近寄存器式快速鎖定延時鎖定環的模塊包括：1）前置電路(Prepositive?Delay?Cell,PDC)PC0，PC1，PC2，PC3；2）4組數控延時鏈HCDL，RCDL_org,RCDL_ad1,RCDL_ad2；3）相位合成電路；4）2-b逐次逼近寄存器控制器；5）相位判斷電路；6）復位脈沖產生電路(Reset?Generator,RG)。六個模塊構成整體延時鎖定環架構。

所述模塊1）中，前置電路，采用時鐘樹結構，用于保證初始時鐘信號同時進入延時鏈的每個延時單元。所述模塊2）中，包含一組普通數控延時鏈和3組可復位的數控延時鏈?？蓮臀坏臄悼匮訒r鏈（Resettable?Digital-Controlled?Delay?Line，RCDL），是一種基于高扇出結構的延時鏈。所述模塊3）中，相位合成電路，采用了半延時方式的50%相位產生器實現相位合成功能。所述模塊4）中，2-b逐次逼近寄存器控制器，是采用了2bit快速逐次逼近算法的快速二元搜索(Improved?Fast?SAR,IFSAR)控制器。所述模塊5）中，相位判斷電路，包含了相位判斷和相位失鎖重啟電路。相位判斷電路用于判斷初始時鐘與反饋時鐘之間的相位關系。當相位失鎖時，相位失鎖重啟電路提供延時鎖定環的重啟信號。所述模塊6）中，復位脈沖產生電路，一方面，能夠每周期完成對延時鏈進行清零，同時保證在某延時單元選通期間，它的上一級延時單元輸出時鐘為0。另一方面，能夠保證復位信號同時進入延時鏈的每個延時單元。