[實用新型]全數字域的廣播電視激勵器

有效

• 申請號: 201320643543.6
• 申請日: 2013-10-18
• 公開（公告）號: CN203590325U
• 公開（公告）日: 2014-05-07
• 發明（設計）人: 唐柳
• 申請（專利權）人: 北京同方吉兆科技有限公司
• 主分類號: H04N5/38
• 分類號: H04N5/38
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本實用新型涉及廣播發射技術領域，特別是全數字域的廣播電視激勵器。?

背景技術

在現有的數字廣播激勵器中，基帶信號的上變頻一直采用專用的正交變頻芯片，這種方式會導致輸出信號存在邊帶和本振泄露。所以在生產過程中，需要根據電路的實測情況，將變頻過程中基帶I、Q兩路幅度和相位不平衡量輸入校正軟件，通過補償的方式使輸出射頻RF小信號達到要求的指標。?

現有技術中，直接利用正交變頻芯片實現上變頻，那么基帶I、Q兩路信號經過數模DA變換后，分別經過一個抗混疊濾波器，然后接到變頻芯片上。若期望輸出信號不存在邊帶和本振泄漏，則需要兩路濾波器的電路布局和走線完全一致，而濾波器件的參數完全一致，在實際電路中很難做到。因此需要預加直流和相位不平衡補償，從而抵消電路中的不一致帶來的邊帶和本振泄漏。在現有的數字廣播激勵器中，調制板工作的系統時鐘，以及變頻板用于校正的電路的工作時鐘，以及控制電路的工作時鐘雖然頻率很低，但是其高次諧波仍然會輻射及耦合到輸出射頻信號上，表現出雜散。上述這些問題在現有的數字廣播激勵器中采用調整直流和群時延的方式，以及合同能源管理EMC設計加以解決，雖能起到一定的作用，但效果不夠理想。?

在現有的數字廣播激勵器中，編碼調制、本振、控制電路以及用于預校正的處理電路，分別在不同的印刷電路板PCB上完成，然后再組裝到一起。集成度低，分離器件較多，給裝配和調試帶來諸多不便。尤其是上述提到的雜散問題，在分離電路中很難徹底解決。?

發明內容

針對上述現有技術中存在的不足，本實用新型的目的是提供一種全數字域的廣播電視激勵器。它具有電路結構簡單、集成度高、分離器件少、整體電路體積小、生產調試簡單的特點，克服了固有雜散，全數字域正交上變頻確保了輸出射頻信號質量高。?

為了達到上述發明目的，本實用新型的技術方案以如下方式實現：?

全數字域的廣播電視激勵器，它包括依次連接的現場可編程門陣列FPGA、高速數字模擬轉換器DAC和濾波放大器。其結構特點是，所述現場可編程門陣列FPGA中包括依次連接的輸入碼流處理單元、基帶編碼單元、預校正單元和上變頻單元，軟核單元對上述各單元分別進行控制。供電模塊對各器件供電，存儲模塊和接口模塊分別與現場可編程門陣列FPGA相互連接，時鐘模塊輸出到高速數字模擬轉換器DAC。

本實用新型由于采用了上述結構，采用現場可編程門陣列FPGA實現廣播激勵器的上變頻，然后由高速數字模擬轉換器DAC轉換到模擬域。本實用新型能夠將編碼調制、本振、控制電路以及用于預校正的處理電路有效地整合到一起，杜絕現有技術中分離電路里RF輸出存在以數字芯片工作時鐘倍數的固有雜散。同時，本實用新型不需要在生產過程中針對邊帶和本振泄露問題進行調試。?

下面結合附圖和具體實施方式對本實用新型做進一步說明。?

附圖說明

圖1為本實用新型結構示意圖；?

圖2為本實用新型實施例中低壓差分信號?LVDS并串轉換復用示意圖；

圖3?為本實用新型實施例中多相調制結構示意圖；

圖4?為本實用新型實施例中內插結構圖；

圖5?為本實用新型實施例中內插信號頻譜變化

圖6至圖8?為本實用新型RF指標測試結果。

具體實施方式

參看圖1，本實用新型全數字域的廣播電視激勵器包括依次連接的現場可編程門陣列FPGA1、高速數字模擬轉換器DAC2和濾波放大器3?，F場可編程門陣列FPGA1中包括依次連接的輸入碼流處理單元1.1、基帶編碼單元1.2、預校正單元1.3和上變頻單元1.4，軟核單元1.5對上述各單元分別進行控制。供電模塊4對各器件供電，存儲模塊5和接口模塊6分別與現場可編程門陣列FPGA1相互連接，時鐘模塊7輸出到高速數字模擬轉換器DAC2。?

????本實用新型采用單顆現場可編程門陣列FPGA1實現輸入碼流處理、基帶編碼、功放預校正和正交變頻，并用現場可編程門陣列FPGA1內的軟核單元1.5實現整個系統的控制。本實用新型采用高速數字模擬轉換器DAC2芯片完成數模轉換，現場可編程門陣列FPGA1和以并行低壓差分信號LVDS的連接方式傳遞數據，將數字域射頻RF信號轉換到模擬域。現場可編程門陣列FPGA1的工作時鐘由高速數字模擬轉換器DAC2芯片提供，是由外部鎖相回路PLL倍頻得到的時鐘再四分頻得到。?

本實用新型的工作原理為：?