[實(shí)用新型]一種基于FPGA的簡(jiǎn)易符合系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201320583214.7
• 申請(qǐng)日: 2013-09-22
• 公開(kāi)（公告）號(hào): CN203466819U
• 公開(kāi)（公告）日: 2014-03-05
• 發(fā)明（設(shè)計(jì)）人: 劉嬪;鄧月明;王佳和
• 申請(qǐng)（專(zhuān)利權(quán)）人: 中南大學(xué)
• 主分類(lèi)號(hào): H04B10/07
• 分類(lèi)號(hào): H04B10/07
• 代理公司: 長(zhǎng)沙市融智專(zhuān)利事務(wù)所 43114
• 代理人: 歐陽(yáng)迪奇

技術(shù)領(lǐng)域

本實(shí)用新型涉及高速光通信測(cè)量設(shè)備，特別涉及一種基于FPGA的簡(jiǎn)易符合系統(tǒng)。

背景技術(shù)

在高速光通信信號(hào)測(cè)量領(lǐng)域，通常是根據(jù)其光粒子特性來(lái)采用單光子計(jì)數(shù)探測(cè)儀這類(lèi)光電轉(zhuǎn)換電子學(xué)系統(tǒng)，然后提供電信號(hào)給后續(xù)的電子測(cè)量設(shè)備進(jìn)行統(tǒng)計(jì)分析。其中，符合系統(tǒng)是高速光通信中一種重要統(tǒng)計(jì)分析裝置，它可以把脈沖幅度分析和時(shí)間分析系統(tǒng)聯(lián)結(jié)起來(lái)組成雙參量或多參量分析系統(tǒng)。許多同時(shí)發(fā)生或在短時(shí)間間隔內(nèi)發(fā)生并有內(nèi)在因果聯(lián)系的相關(guān)事件稱(chēng)為符合事件，測(cè)量符合事件的電子學(xué)系統(tǒng)稱(chēng)為符合系統(tǒng)。

目前常見(jiàn)的符合系統(tǒng)，采用專(zhuān)用芯片設(shè)計(jì)，生命周期短，淘汰快，不能滿(mǎn)足高速光通信技術(shù)的快速發(fā)展要求。

實(shí)用新型內(nèi)容

為了解決目前符合系統(tǒng)生命周期短，淘汰快的技術(shù)問(wèn)題，本實(shí)用新型提供一種基于FPGA的簡(jiǎn)易符合系統(tǒng)。

本實(shí)用新型的技術(shù)方案是，一種基于FPGA的簡(jiǎn)易符合系統(tǒng)，包括高速電平轉(zhuǎn)換模塊、FPGA多路信號(hào)計(jì)數(shù)模塊、通信接口控制模塊、時(shí)鐘模塊和配置模塊。所述高速電平轉(zhuǎn)換模塊、FPGA多路信號(hào)計(jì)數(shù)模塊和通信接口控制模塊依次通信連接，高速電平轉(zhuǎn)換模塊的輸入端連接外部單光子計(jì)數(shù)探測(cè)儀，通信接口控制模塊的輸出端連接外部PC機(jī)，所述的配置模塊通信連接FPGA多路信號(hào)計(jì)數(shù)模塊，所述的時(shí)鐘模塊通信連接FPGA多路信號(hào)計(jì)數(shù)模塊并提供時(shí)鐘信號(hào)。

所述的一種基于FPGA的簡(jiǎn)易符合系統(tǒng)，多路信號(hào)計(jì)數(shù)模塊為高速FPGA芯片。

本實(shí)用新型的技術(shù)效果在于，解決高速光通信領(lǐng)域現(xiàn)有符合系統(tǒng)在靈活性、通用性、可配置性等方面的不足，提高此類(lèi)系統(tǒng)的生命周期，拓寬具體的應(yīng)用范圍。

附圖說(shuō)明

圖1為本實(shí)用新型的結(jié)構(gòu)示意圖；

圖2為本實(shí)用新型FPGA結(jié)構(gòu)示意圖。

具體實(shí)施方式

參見(jiàn)圖1，本實(shí)施例所述的時(shí)鐘模塊，采用DS1023芯片實(shí)現(xiàn)，一方面為FPGA芯片提供PLL起振的時(shí)鐘信號(hào)，另一方面同時(shí)還主要用來(lái)產(chǎn)生符合采集窗口，這個(gè)窗口可以由FPGA來(lái)調(diào)整。DS1023有兩種工作機(jī)制（串行和并行）用來(lái)加載延遲設(shè)置，這兩種機(jī)制由FPGA對(duì)其P/S引腳的電平來(lái)控制，在本實(shí)用新型中采用串行方式來(lái)設(shè)置符合采集窗口。

本實(shí)施例所述的通信接口控制模塊為FT245，是一種USB/FIFO的集成電路，可以實(shí)現(xiàn)USB到八位并行接口的轉(zhuǎn)換，并支持同步、異步接口模式，能夠很好地實(shí)現(xiàn)PC和FPGA之間的通信。

本實(shí)施例所述的高速電平轉(zhuǎn)換模塊，轉(zhuǎn)換速度為100Mbps以上，采用ADI公司帶ESD防護(hù)的四通道芯片ADG3257實(shí)現(xiàn)，用來(lái)提供四通道的+5V轉(zhuǎn)換為3.3V數(shù)據(jù)傳輸。

本實(shí)施例所述的配置模塊，連接FPGA多路信號(hào)計(jì)數(shù)模塊，用來(lái)提供相關(guān)命令字節(jié)和數(shù)據(jù)對(duì)FPGA的符合計(jì)數(shù)進(jìn)行初始化配置工作。

參見(jiàn)圖2，本實(shí)施例所述的FPGA多路信號(hào)計(jì)數(shù)模塊，是整個(gè)符合系統(tǒng)的重要部分，實(shí)現(xiàn)在符合窗口內(nèi)的統(tǒng)計(jì)計(jì)數(shù)，其包括數(shù)據(jù)采集與同步模塊、時(shí)鐘接口模塊、通信接口模塊、高速串口模塊、雙端口RAM等部分。

本實(shí)施例所述的數(shù)據(jù)采集和同步模塊的工作方式是，當(dāng)時(shí)鐘模塊DS1023加載了新的參數(shù)后，F(xiàn)PGA將會(huì)從通信接口控制模塊FT245處監(jiān)聽(tīng)來(lái)自PC端的采集請(qǐng)求，進(jìn)而決定是否開(kāi)始符合采集。一旦開(kāi)始符合采集，F(xiàn)PGA將會(huì)監(jiān)聽(tīng)來(lái)自高速電平轉(zhuǎn)換模塊的多路通道信號(hào)，當(dāng)多路信道中有脈沖出現(xiàn)時(shí)，F(xiàn)PGA將會(huì)鎖存此時(shí)的多路信號(hào)狀態(tài)到雙端口RAM中，同時(shí)FPGA將會(huì)相應(yīng)地啟動(dòng)兩個(gè)計(jì)數(shù)器，一個(gè)是60ns計(jì)時(shí)器，另一個(gè)是100ms計(jì)時(shí)器。60ns計(jì)時(shí)器用來(lái)清除鎖存，100ms計(jì)時(shí)器用來(lái)暫停符合采集和初始化內(nèi)部通用異步收發(fā)電路。當(dāng)符合窗口計(jì)時(shí)器溢出時(shí)，F(xiàn)PGA對(duì)鎖存的信號(hào)進(jìn)行‘或’運(yùn)算，并通過(guò)一個(gè)D觸發(fā)器來(lái)緩存該信號(hào)。同時(shí)，一旦鎖存中的有某一路信號(hào)發(fā)生變化，F(xiàn)PGA就會(huì)產(chǎn)生一個(gè)10ns的脈沖。FPGA采用了兩個(gè)100MHz的D觸發(fā)器用來(lái)同步數(shù)據(jù)輸出，采用3個(gè)D觸發(fā)器來(lái)緩存10ns的脈沖。緩存的信號(hào)作為雙端口RAM的地址，10ns的脈沖信號(hào)將被用作RAM的讀寫(xiě)使能信號(hào)，當(dāng)雙端口RAM的地址發(fā)生改變并且RAM使能信號(hào)為激活狀態(tài)時(shí)，這個(gè)該地址內(nèi)的數(shù)據(jù)將會(huì)作為32位自加器的輸入，另一個(gè)輸入是常量1，自加器的輸出結(jié)果又存入雙端口RAM中，以此來(lái)達(dá)到對(duì)各種符合情況進(jìn)行統(tǒng)計(jì)計(jì)數(shù)的目的。

本實(shí)施例所述的時(shí)鐘接口模塊采用4個(gè)串行方式連接時(shí)鐘模塊中的DS1023來(lái)設(shè)置符合采集窗口，DS1023采用層級(jí)串行連接，第一塊DS1023的SDO引腳與第二塊DS1023相連，以此類(lèi)推，最后將第四塊的SDO引腳懸浮。