[實(shí)用新型]一種像素電路及顯示器

有效

• 申請?zhí)枺?/td>: 201320554853.0
• 申請日: 2013-09-06
• 公開（公告）號: CN203480807U
• 公開（公告）日: 2014-03-12
• 發(fā)明（設(shè)計(jì)）人: 陳俊生
• 申請（專利權(quán)）人: 京東方科技集團(tuán)股份有限公司;鄂爾多斯市源盛光電有限責(zé)任公司
• 主分類號: G09G3/32
• 分類號: G09G3/32;H01L27/32
• 代理公司: 北京同達(dá)信恒知識產(chǎn)權(quán)代理有限公司 11291
• 代理人: 黃志華

1.一種像素電路，其特征在于，包括：第一像素子電路和第二像素子電路，以及與所述第一像素子電路和第二像素子電路連接的初始化模塊和數(shù)據(jù)電壓寫入模塊，

所述初始化模塊連接復(fù)位信號端和低電位端，用于在復(fù)位信號端輸入的復(fù)位信號控制下對第一像素子電路和第二像素子電路進(jìn)行初始化；

所述數(shù)據(jù)電壓寫入模塊連接數(shù)據(jù)電壓和門信號端，用于在門信號端輸入的信號控制下先對第一像素子電路和第二像素子電路寫入第一數(shù)據(jù)電壓，并對所述第二像素子電路的驅(qū)動模塊進(jìn)行補(bǔ)償，然后對第一像素子電路寫入第二數(shù)據(jù)電壓，并對第一像素子電路的驅(qū)動模塊進(jìn)行補(bǔ)償。

2.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述第一像素子電路包括第一驅(qū)動模塊、第一發(fā)光模塊、第一閾值補(bǔ)償模塊和第一發(fā)光控制模塊，

所述第一閾值補(bǔ)償模塊連接初始化模塊，用于在初始化模塊輸出的初始化信號控制下對第一閾值補(bǔ)償模塊進(jìn)行初始化；

所述第一閾值補(bǔ)償模塊連接第一驅(qū)動模塊，用于對第一驅(qū)動模塊進(jìn)行閾值電壓補(bǔ)償；

所述第一發(fā)光模塊連接第一驅(qū)動模塊和第一發(fā)光控制模塊，用于在第一驅(qū)動模塊和第一發(fā)光控制模塊作用下進(jìn)行發(fā)光顯示。

3.根據(jù)權(quán)利要求2所述的電路，其特征在于，所述第一閾值補(bǔ)償模塊包括第一存儲電容和第四晶體管；所述第一驅(qū)動模塊包括第五晶體管；所述第一發(fā)光控制模塊包括第七晶體管和第九晶體管；所述第一發(fā)光模塊包括第一發(fā)光二極管。

4.根據(jù)權(quán)利要求3所述的電路，其特征在于，所述第一存儲電容的一端與高電壓電平信號線相連，另一端與第四晶體管的源極相連；

所述第四晶體管的柵極與門信號端相連，所述第四晶體管的源極與所述初始化模塊相連，所述第四晶體管的漏極與所述第五晶體管的漏極相連；

所述第五晶體管的柵極與所述第四晶體管的源極相連，所述第五晶體管的源極與所述數(shù)據(jù)電壓寫入模塊相連；

所述第七晶體管的柵極與發(fā)光控制信號線連接，所述第七晶體管的源極與高電壓電平信號線相連，所述第七晶體管的漏極與第五晶體管的源極相連；

所述第九晶體管的柵極與發(fā)光控制信號線連接，所述第九晶體管的源極與所述第五晶體管的漏極相連，所述第九晶體管的漏極與第一發(fā)光二極管相連；

所述第一發(fā)光二極管的陽極與第九晶體管的漏極相連，所述第一發(fā)光二極管的陰極與低電壓電平信號線相連。

5.根據(jù)權(quán)利要求4所述的電路，其特征在于，所述第二像素子電路包括第二驅(qū)動模塊、第二發(fā)光模塊、第二閾值補(bǔ)償模塊和第二發(fā)光控制模塊，

所述第二閾值補(bǔ)償模塊連接初始化模塊，用于在初始化模塊輸出的初始化信號控制下對第二閾值補(bǔ)償模塊進(jìn)行初始化；

所述第二閾值補(bǔ)償模塊連接第二驅(qū)動模塊，用于對第二驅(qū)動模塊進(jìn)行閾值電壓補(bǔ)償；

所述第二發(fā)光模塊連接第二驅(qū)動模塊和第二發(fā)光控制模塊，用于在第二驅(qū)動模塊和第二發(fā)光控制模塊作用下進(jìn)行發(fā)光顯示。

6.根據(jù)權(quán)利要求5所述的電路，其特征在于，所述第二閾值補(bǔ)償模塊包括第二存儲電容和第二晶體管；所述第二驅(qū)動模塊包括第六晶體管；所述第二發(fā)光控制模塊包括第七晶體管和第十晶體管；所述第二發(fā)光模塊包括第二發(fā)光二極管。

7.根據(jù)權(quán)利要求6所述的電路，其特征在于，所述第二存儲電容的一端與高電壓電平信號線相連，另一端與第六晶體管的柵極相連；

所述第二晶體管的柵極與開關(guān)控制信號線連接，所述第二晶體管的源極與所述第二存儲電容相連，所述第二晶體管的漏極與所述初始化模塊相連；

所述第六晶體管的柵極與所述初始化模塊連接，所述第六晶體管的源極與所述數(shù)據(jù)電壓寫入模塊相連，所述第六晶體管的漏極與第二發(fā)光二極管相連；

所述第七晶體管的柵極與發(fā)光控制信號線連接，所述第七晶體管的源極與高電壓電平信號線相連，所述第七晶體管的漏極與第六晶體管的源極相連；

所述第十晶體管的柵極與發(fā)光控制信號線連接，所述第十晶體管的源極與所述第六晶體管的漏極相連，所述第十晶體管的漏極與第二發(fā)光二極管相連；

所述第二發(fā)光二極管的陽極與第十晶體管的漏極相連，所述第二發(fā)光二極管的陰極與低電壓電平信號線相連。