[實用新型]一種基于FPGA的簡易數字信號傳輸性能分析儀

有效

• 申請號: 201320512256.1
• 申請日: 2013-08-21
• 公開（公告）號: CN203423697U
• 公開（公告）日: 2014-02-05
• 發明（設計）人: 盧超
• 申請（專利權）人: 陜西理工學院
• 主分類號: H04B17/00
• 分類號: H04B17/00;G06F3/041
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本實用新型涉及一種數字信號傳輸性能分析儀，具體來說為一種基于FPGA的簡易數字信號傳輸性能分析儀。

背景技術

隨著通信技術和計算機技術的飛速發展，數字信號傳輸以其高速、高帶寬得到了越來越廣泛的應用，特別是在通信領域的應用有著舉足輕重的意義，同時隨之而來的面向該類通信設備檢測的通信測試儀的需求呈高速發展的態勢，測試的要求也越來越嚴格，對測試設備提出了更高的要求，數字傳輸分析儀是數字通信中最重要、最基本的測試儀器，主要用于測試數字通信信號的傳輸質量，其主要測試參數包括誤碼、告警、開銷、抖動和漂移等，其廣泛應用于數字通信設備的研制、生產、維修和計量測試，還可應用于數字通信網絡的施工、開通驗收和維護測試。采用FPGA設計了一種簡易數字信號傳輸性能分析儀，可實現波特率步進為10Kbps的m序列發生器與曼徹斯特編碼分別作為測試儀的測試信號，以及波特率為100Kbps的偽隨機序列的噪聲信號。將信號通過不同截止頻率的濾波器構建出不同傳輸信道環境，信號通過該信道后在示波器上同步出信號的眼圖，通過測量眼圖的幅度來分析不同信道環境對信號傳輸的信號完整性及碼間串擾的影響，以判斷該信道是否符合信號的傳輸要求。

發明內容

針對上述現有技術存在的問題，本實用新型提供一種基于FPGA的簡易數字信號傳輸性能分析儀。

為了實現上述目的，本實用新型采用的技術方案是：一種基于FPGA的簡易數字信號傳輸性能分析儀，包括FPGA、觸摸屏顯示和輸入模塊、片外存儲模塊、D/A轉換器、JTAG接口和EPCS接口，FPGA中配置NiosII軟核CPU、信號發生模塊和相關的接口控制邏輯電路，所述觸摸屏顯示和輸入模塊、片外存儲模塊、D/A轉換器、JTAG接口和EPCS接口均與FPGA相連，FPGA通過JTAG接口或EPCS接口和PC機連接，FPGA通過D/A轉換器連接示波器顯示波形和測試數據。

作為優選，觸摸屏顯示和輸入模塊為TFT液晶觸摸屏，負責界面顯示和外部輸入控制。

作為優選，片外存儲模塊為SDRAM存儲器。

與現有技術相比，本實用新型的優點在于：設計的簡易數字信號傳輸性能分析儀采用TFT觸摸屏，操作方便，人機交互性好，可廣泛推廣。

附圖說明：

圖1為本實用新型所述一種基于FPGA的簡易數字信號傳輸性能分析儀的結構示意圖。

具體實施方式：

下面結合附圖對本實用新型進一步說明。

作為本實用新型的一種實施方式，參閱圖1，本實用新型包括FPGA、觸摸屏顯示和輸入模塊、片外存儲模塊、D/A轉換器、JTAG接口和EPCS接口，FPGA中配置NiosII軟核CPU、信號發生模塊和相關的接口控制邏輯電路，所述觸摸屏顯示和輸入模塊、片外存儲模塊、D/A轉換器、JTAG接口和EPCS接口均與FPGA相連，FPGA通過JTAG接口或EPCS接口和PC機連接，FPGA通過D/A轉換器連接示波器顯示波形和測試數據。觸摸屏顯示和輸入模塊為TFT液晶觸摸屏，負責界面顯示和外部輸入控制。片外存儲模塊為SDRAM存儲器。

在Matlab中利用DSPBuilder模型工具完成序列的建立與HDL的導出，數字信號由M_list為????????????????????????????????????????????????的m序列，信號率為在10~100kbps內可按10kbps步進可調；偽隨機信號Noise_list為的噪聲序列；數據率為10Mbps，誤差絕對值不大于1%；Manchester_cod是對M_list信號的曼切斯特編碼后的輸出信號，目的在于更加便于提取出位同步信號。

所述FPGA中配置NiosII軟核通過SOPC?Builder中調用IP庫組建實現，主要由NiosII?CPU、SDRAM控制器、通用IO、EPCS控制器、system?ID、JTAG?UART，與外部鏈接的端口主要五個部分，分別是系統時鐘與復位、TFT?LCD控制信號線、觸摸屏控制信號線、SDRAM接口控制線、序列信號發生器控制信號線等，構成了整個系統的軟件底層硬件平臺部分，系統時鐘100MHZ。

所述片外存儲模塊中，采用片上SDRAM控制接口IP，將調用的IP模塊的接口連接至片外SDRAM接口，SDRAM的時鐘信號CLK采用FPGA的內部PLL生成。