[實用新型]移位寄存單元、移位寄存器和顯示裝置

有效

• 申請?zhí)枺?/td>: 201320487520.0
• 申請日: 2013-08-09
• 公開（公告）號: CN203422915U
• 公開（公告）日: 2014-02-05
• 發(fā)明（設計）人: 譚文;祁小敬
• 申請（專利權）人: 京東方科技集團股份有限公司;成都京東方光電科技有限公司
• 主分類號: G09G3/20
• 分類號: G09G3/20;G11C19/28
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 彭瑞欣;陳源

技術領域

本實用新型涉及顯示領域，具體地，涉及一種移位寄存單元、一種包括該移位寄存單元的移位寄存器和一種包括該移位寄存器的顯示裝置。

背景技術

隨著平板顯示的發(fā)展，高分辨率、窄邊框成為發(fā)展的潮流，而在顯示面板上集成柵極驅動電路是實現高分辨率、窄邊框顯示最重要的解決辦法。

圖1中所示的是現有的基本的移位寄存單元的電路圖，如圖1所示，該基本的移位寄存單元包括上拉晶體管T100、輸出下拉晶體管T200、自舉電容C1、上拉控制晶體管T300、下拉控制晶體管T400、第一時鐘信號輸入端CLK、下拉單元13、驅動信號輸入端OUT（n-1）和驅動信號輸出端OUT（n）。

在圖1中，上拉節(jié)點PU點為與上拉晶體管T100的柵極連接的節(jié)點，下拉節(jié)點PD為與輸出下拉晶體管T200的柵極連接的節(jié)點。從驅動信號輸入端OUT（n-1）輸入起始信號STV，VGL表示低電平。圖2中所示的是圖1中的移位寄存單元在工作時各信號的時序圖，VGH表示高電平。

a-si（非晶硅）和p-si（多晶硅）制成的薄膜晶體管為增強型薄膜晶體管，當使用增強型TFT技術制作該基本的移位寄存單元電路時，圖1中所示的移位寄存單元可以正常工作（如圖2的實線部分所示）。

近年來，氧化物薄膜晶體管作為一種非常有潛力的半導體技術，相比于p-si工藝更簡單，成本更低，相比于a-si遷移率更高，因而越來越受到重視，未來很可能是各種顯示面板、尤其是OLED（有機發(fā)光二極管）和柔性顯示的主流背板驅動技術。然而氧化物薄膜晶體管具有耗盡型的特點，如圖2中虛線部分所示，將作為耗盡型薄膜晶體管的氧化物薄膜晶體管直接應用于圖1中所示的電路時，并不能正常工作。

原因解釋如下：耗盡型薄膜晶體管與增強型薄膜晶體管的差別見圖3和圖4，圖3為增強型薄膜晶體管的特性曲線圖，縱軸為薄膜晶體管漏極的電流，橫軸為柵源極的電壓，從圖3中所示的增強型薄膜晶體管的特性曲線圖中可以看出，當Vgs（柵源電壓）電壓為零時，id(漏極電流)為零，說明Vgs為零時，增強型薄膜晶體管完全關閉。圖4為耗盡型薄膜晶體管的特性曲線圖，同樣縱軸為漏極電流，橫軸為柵源電壓，但該圖顯示的卻是Vgs為零時，id遠大于零，而只有在柵源電壓為一定的負電壓時，id才為零。

實用新型內容

本實用新型的目的在于提供一種移位寄存單元、一種包括該移位寄存單元的移位寄存器、一種包括該移位寄存器的柵極驅動器和一種包括該柵極驅動器的顯示裝置，所述移位寄存單元中可以使用耗盡型薄膜晶體管。

為了實現上述目的，作為本實用新型的一個方面，提供一種移位寄存單元，該移位寄存單元包括第一驅動信號輸入端、第一驅動信號輸出端、第一時鐘信號輸入端、第一上拉晶體管、第一輸出下拉晶體管、開關晶體管、復位晶體管和自舉電容，所述開關晶體管的漏極與所述第一驅動信號輸入端相連，所述第一輸出下拉晶體管的漏極與所述第一驅動信號輸出端相連，所述自舉電容的一端與所述第一上拉晶體管的柵極相連，另一端與所述第一驅動信號輸出端相連，所述第一上拉晶體管的柵極與所述開關晶體管的源極相連，所述第一上拉晶體管的漏極與所述第一時鐘信號輸入端相連，所述第一上拉晶體管的漏極與所述第一驅動信號輸出端相連，所述復位晶體管的漏極與所述開關晶體管的源極相連，其中，所述移位寄存單元還包括下拉單元，該下拉單元的第一端與所述開關晶體管的柵極相連，所述下拉單元的第二端與所述復位晶體管的柵極相連，所述下拉單元的第三端與所述第一輸出下拉晶體管的柵極相連，所述復位晶體管的源極與能夠輸出第二低電平的第二低電平輸入端相連，所述第一輸出下拉晶體管的源極與能夠輸出第三低電平的第三低電平輸入端相連，在求值階段，所述下拉單元能夠向所述第一輸出下拉晶體管的柵極、所述開關晶體管的柵極以及所述復位晶體管的柵極輸出第一低電平，所述第一低電平與所述第二低電平的差值小于所述復位晶體管的閾值電壓，所述第一低電平與所述第三低電平的差值小于所述第一輸出下拉晶體管的閾值電壓。

優(yōu)選地，所述移位寄存單元包括第一下拉模塊和第二下拉模塊，所述第一下拉模塊用于在預充電階段向所述第二端和所述第三端輸出第二低電平，該第二低電平與所述第三低電平的差值小于所述第一輸出下拉晶體管的閾值電壓，所述第二下拉模塊用于在所述求值階段向所述第二端和所述第三端輸出所述第一低電平。