[實用新型]集成電路SOC芯片中FLASH存儲單元的低功耗接口電路

有效

• 申請號: 201320465418.0
• 申請日: 2013-07-31
• 公開（公告）號: CN203480845U
• 公開（公告）日: 2014-03-12
• 發明（設計）人: 鄧廷;梅月;李宏華;朱定飛
• 申請（專利權）人: 珠海中慧微電子有限公司
• 主分類號: G11C16/26
• 分類號: G11C16/26
• 代理公司: 廣東秉德律師事務所 44291
• 代理人: 楊煥軍

【技術領域】

本實用新型涉及集成電路，具體涉及集成電路SOC芯片中FLASH存儲單元的低功耗接口電路。

【背景技術】

隨著CMOS集成電路的廣泛發展，集成電路SOC芯片所能實現的功能越來越強大，同時消耗的功耗越來越多，如何在保證產品性能的前提下盡力降低產品所消耗的功耗，逐漸成為各個公司重點研究的方向。集成電路SOC芯片一般包含FLASH存儲單元，且在正常情況下，集成電路SOC芯片內部僅對FLASH存儲單元進行讀操作。假定FLASH一次讀取耗時周期為T，其相應的電流I_DD計算如下：

I_DD=（I_DD1-I_DD2）*T_SE/T+I_DD2????式（1）；

式（1）中T_SE表示激活讀操作的時間，I_DD1表示激活讀操作階段的電流消耗，I_DD2表示非激活讀操作階段的電流消耗。從式（1）看出，T_SE越長電流消耗越大。通常，一個FLASH讀操作正常時間信號為系統時鐘信號中一個高電平信號(當然，一個FLASH讀操作正常時間信號的長短在不同系統可以為不同)；若為降低電流消耗，T_SE的時間在FLASH允許范圍內盡量保證最小，調整T_SE的時間成為本專利優化的方向。

本實用新型旨在研究通過設計特定接口電路，達到降低集成電路SOC芯片中FLASH存儲單元讀取操作的功耗。

【實用新型內容】

本實用新型要解決的技術問題是提供一種集成電路SOC芯片中FLASH存儲單元的低功耗接口電路，其能降低集成電路SOC芯片中FLASH存儲單元讀取操作的功耗。

上述技術問題通過以下技術方案解決：

集成電路SOC芯片中FLASH存儲單元的低功耗接口電路，集成電路SOC芯片內部提供有觸發FLASH讀操作信號線和時鐘信號線；包括延遲保護電路、SE信號產生電路、模式切換控制電路和二路選擇器；觸發FLASH讀操作信號線、時鐘信號線均連接延遲保護電路和模式切換控制電路的輸入端；延遲保護電路，其延遲輸出每一個FLASH讀操作正常時間信號；模式切換控制電路，其輸入端連有用于外接控制信號的切換控制信號線，其根據控制信號、觸發FLASH讀操作信號和時鐘信號控制SE信號產生電路和二路選擇器；SE信號產生電路，其連接延遲保護電路的輸出，并在二路選擇器選擇其輸出時對FLASH讀操作正常時間信號進行壓縮以輸出一個FLASH讀操作壓縮時間信號；二路選擇器，其輸入端連接延遲保護電路和SE信號產生電路的輸出，并受模式切換控制電路控制進行切換輸出。

延遲保護電路包括鎖存器、第一與邏輯門和第一延遲器；鎖存器的“D”引腳連接觸發FLASH讀操作信號線，鎖存器的“L”引腳連接時鐘信號線，鎖存器的“Q”引腳連接第一與邏輯門的第一輸入引腳，第一與邏輯門的第二輸入引腳連接時鐘信號線，第一與邏輯門的輸出端連接第一延遲器的輸入端；SE信號產生電路包括或非邏輯門、第二延遲器和第二與邏輯門；或非邏輯門的第一輸入端和第二與邏輯門的第一輸入端均連接第一延遲器的輸出端，或非邏輯門的輸出端連接第二延遲器的輸入端，第二延遲器的輸出端連接第二與邏輯門的第二輸入端；模式切換控制電路包括標準下降沿觸發的D觸發器和標準上升沿觸發的D觸發器，標準上升沿觸發的D觸發器的“CP”引腳連接時鐘信號線，標準上升沿觸發的D觸發器的“D”引腳連接觸發FLASH讀操作信號線，標準上升沿觸發的D觸發器的“Q”引腳連接標準下降沿觸發的D觸發器的“CP”引腳，標準下降沿觸發的D觸發器的“D”引腳外接切換控制信號線，標準下降沿觸發的D觸發器的“Q”引腳連接二路選擇器的控制信號輸入端，標準下降沿觸發的D觸發器的引腳連接或非邏輯門的第二輸入端；二路選擇器的第一輸入端連接第一延遲器的輸出端，二路選擇器的第二輸入端連接第二與邏輯門的輸出端，二路選擇器的輸出信號作為激活讀操作FLASH的時間信號SE。

第一延遲器由正偶數個反相器構成。

第二延遲器由正偶數個反相器構成。

由上述技術方案可見，本實用新型能產生FLASH讀操作正常時間信號并可以根據需要產生FLASH讀操作壓縮時間信號，使得進行不同的FLASH讀操作可以使用不同的時間信號，從而實現降低集成電路SOC芯片中FLASH存儲單元讀取操作的功耗。

【附圖說明】