[實用新型]尋址功能與存儲單元一體化存儲控制器

有效

• 申請號: 201320409294.4
• 申請日: 2013-07-10
• 公開（公告）號: CN203386205U
• 公開（公告）日: 2014-01-08
• 發明（設計）人: 李克儉;蔡啟仲;余玲;潘紹明;周曙光;黃仕林;孫培燕
• 申請（專利權）人: 廣西科技大學
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 柳州市榮久專利商標事務所(普通合伙) 45113
• 代理人: 張榮玖

技術領域

本實用新型涉及一種尋址功能與存儲單元一體化存儲控制器，尤其涉及一種基于FPGA并行操作電路硬連接的尋址功能與存儲單元一體化存儲控制器的操作控制電路及其時序控制。

背景技術

存儲器是微型計算機系統、各種智能系統必須具備的部件，無論是嵌入在這些系統中的微處理器芯片中的存儲器，還是微處理器通過系統總線連接的外擴的存儲器，包括微處理器內部的寄存器組等，都具有讀、寫操作功能，但功能單一，即按照微處理器內部地址總線，或外部的系統地址總線的地址值，直接對該地址的寄存器或存儲單元進行讀寫操作。這些存儲器和寄存器的尋址過程是由微處理器完成，對于間接尋址、基址加變址尋址等其它較為復雜的尋址方式，還涉及到地址的計算、地址數據的傳輸等過程；另一方面，存儲器中的存儲單元相互之間的數據傳輸，一般需要通過微處理器內部的某一個寄存器中轉來實現存儲單元相互之間的數據傳輸，即需要兩條傳輸指令才能夠完成存儲器中的某一個存儲單元的數據傳輸到另一個存儲單元；存儲器和寄存器的尋址過程，存儲器中的存儲單元相互之間的數據傳輸的過程將花費微處理器的時鐘脈沖周期，增加了微處理器執行程序指令流的負擔，不利于提高執行指令序列的速度。

發明內容

本實用新型的目的在于提供一種尋址功能與存儲單元一體化存儲控制器，這種一體化存儲控制器被系統選中，從系統總線讀入命令、地址或還要寫入的立即數，在內部脈沖分配器的時序脈沖控制下，自主完成命令所規定的地址計算、尋址和對存儲器讀寫的操作功能，能夠實現存儲單元相互之間的數據傳輸，在執行存儲器的寫操作命令的過程中，就不需要微處理器對尋址過程和寫入操作再進行任何操作，充分應用了FPGA的并行處理功能，實現一體化存儲控制器讀寫命令操作與系統執行其它指令過程的并行處理。

解決上述技術問題的技術方案是：一種基于FPGA并行處理的特點，應用FPGA設計硬連接控制電路及其時序控制電路組成的尋址功能與存儲單元一體化存儲控制器，其特征在于：該一體化存儲控制器包括命令寄存及地址暫存控制模塊、存儲單元、組合邏輯電路模塊、脈沖分配器、數據傳輸控制模塊和地址通道控制模塊；

所述命令寄存及地址暫存控制模塊分別與存儲單元，組合邏輯電路模塊，脈沖分配器，數據傳輸控制模塊，地址通道控制模塊連接；

所述存儲單元還與數據傳輸控制模塊，地址通道控制模塊連接；

所述組合邏輯電路模塊還與脈沖分配器，數據傳輸控制模塊，地址通道控制模塊連接；

所述脈沖分配器還與數據傳輸控制模塊，地址通道控制模塊連接；

所述數據傳輸控制模塊還與地址通道控制模塊連接；

所述命令寄存及地址暫存控制模塊在CS為“0”時，在系統WR信號的作用下，存儲指令代碼并譯碼、存儲間接尋址和基址+變址尋址用的存儲單元的地址值、直接尋址的地址值和偏移量并予以輸出；如果還有第2個直接尋址的地址值，則在系統第二個WR信號的作用下，存儲第2個直接尋址的地址值并予以輸出；發出WR1或WR2脈沖信號作為脈沖分配器工作的啟動脈沖信號；在執行普通存儲器讀寫功能指令時，復位脈沖分配器；所述命令寄存及地址暫存控制模塊被復位時，所有命令輸出端為“1”；對于寫入數據的命令或存儲單元中的兩個存儲單元之間的數據傳輸命令，當該命令的命令參數寫入所述命令寄存及地址暫存控制模塊之后，CS由“0”→“1”；

所述存儲單元的基本結構與普通存儲器相同；存儲單元中設置有作為間接尋址和基址加變址尋址用的存儲單元R₀—R₁₅；

所述組合邏輯電路模塊的輸入端與命令寄存及地址暫存控制模塊的11條命令輸出端連接，13個與門輸出是這11條命令與邏輯組合的與邏輯值；

所述脈沖分配器作為尋址功能與存儲單元一體化存儲控制器的內部時序脈沖發生器，輸出脈沖①，脈沖②，脈沖③，脈沖④，脈沖⑤，脈沖⑥，脈沖⑦，脈沖⑧，為數據傳輸控制模塊，地址通道控制模塊提供時序脈沖信號；并向命令寄存及地址暫存控制模塊輸出復位信號；

所述數據傳輸控制模塊在尋址功能控制信號、RD、WR、命令寄存及地址暫存控制模塊輸出的WR2信號、脈沖分配器輸出的時序脈沖以及組合邏輯電路模塊的與邏輯輸出值的作用下，實現存儲單元的DB_1與系統DB總線的數據傳輸控制；并還在脈沖分配器輸出的時序脈沖的作用下，根據所執行的命令實現對存儲單元的RD_1和WR_1脈沖的控制；