[實用新型]SET/MOS混合電路構(gòu)成的閾值邏輯型超前進(jìn)位加法器

有效

• 申請?zhí)枺?/td>: 201320337306.7
• 申請日: 2013-06-13
• 公開（公告）號: CN203324967U
• 公開（公告）日: 2013-12-04
• 發(fā)明（設(shè)計）人: 魏榕山;陳錦鋒;于志敏;何明華
• 申請（專利權(quán)）人: 福州大學(xué)
• 主分類號: G06F7/50
• 分類號: G06F7/50
• 代理公司: 福州元創(chuàng)專利商標(biāo)代理有限公司 35100
• 代理人: 蔡學(xué)俊

1.一種SET/MOS混合電路構(gòu)成的閾值邏輯型超前進(jìn)位加法器，其特征在于：由超前進(jìn)位邏輯模塊、第一加法運算模塊和第二加法運算模塊構(gòu)成；

所述第一加法運算模塊包括信號輸入端x₀、y₀、c₀，輸出端s₀、p₀、g₀，第一、二兩輸入SET/MOS混合電路，第一三輸入SET/MOS混合電路以及第一四輸入SET/MOS混合電路；所述第一、第二、第一三、第一四輸入SET/MOS混合電路的第一、二輸入端分別對應(yīng)連接到所述信號輸入端x₀、y₀，所述第一三輸入SET/MOS混合電路的第三輸入端連接到所述信號輸入端c₀，所述第一三輸入SET/MOS混合電路的輸出端與所述第一四輸入SET/MOS混合電路的第四輸入端連接；所述第一、第二、第一四輸入SET/MOS混合電路的輸出端分別對應(yīng)與所述輸出端p₀、g₀?、s₀連接；

所述第二加法運算模塊包括信號輸入端x₁、y₁、c₁，輸出端s₁、p₁、g₁，第三、四兩輸入SET/MOS混合電路，第二三輸入SET/MOS混合電路以及第二四輸入SET/MOS混合電路；所述第三、第四、第二三、第二四輸入SET/MOS混合電路的第一、二輸入端分別對應(yīng)連接到所述信號輸入端x₁、y₁，所述第二三輸入SET/MOS混合電路的第三輸入端連接到所述信號輸入端c₁，所述第二三輸入SET/MOS混合電路的輸出端與所述第二四輸入SET/MOS混合電路的第四輸入端連接；所述第三、第四、第二四輸入SET/MOS混合電路的輸出端分別對應(yīng)與所述輸出端p₁、g₁?、s₁連接；

所述超前進(jìn)位邏輯模塊由第三三輸入SET/MOS混合電路和五輸入SET/MOS混合電路構(gòu)成，第三三、五輸入SET/MOS混合電路的第一、二、三輸入端分別對應(yīng)連接到所述信號輸入端c₀、輸出端p₀、g₀?；所述五輸入SET/MOS混合電路的第四、五輸入端分別對應(yīng)連接到所述輸出端p₁、g₁；所述第三三、五輸入SET/MOS混合電路的輸出端分別對應(yīng)連接到信號輸入端c₁、c₂。

2.根據(jù)權(quán)利要求1所述的SET/MOS混合電路構(gòu)成的閾值邏輯型超前進(jìn)位加法器，其特征在于：

所述的SET/MOS混合電路包括：

一PMOS管，其源極接電源端V_dd；

一NMOS管，其漏極與所述PMOS管的漏極連接；以及

一SET管，與所述NMOS管的源極連接。