[實用新型]一種智能電子設備的IEEE C37.238時間同步系統

有效

• 申請號: 201320321933.1
• 申請日: 2013-06-03
• 公開（公告）號: CN203313199U
• 公開（公告）日: 2013-11-27
• 發明（設計）人: 劉慶依;羅四倍;趙杰;劉朋
• 申請（專利權）人: 劉慶依
• 主分類號: H04J3/06
• 分類號: H04J3/06
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種智能電子設備的IEEE?C37.238時間同步系統，其特征在于，作為從時鐘，包括CPU、FPGA、以太網收發器PHY和實時時鐘RTC；所述CPU連接FPGA，所述FPGA連接CPU、PHY和RTC，所述以太網收發器PHY通過MII接口連接FPGA，所述實時時鐘RTC連接FPGA。

2.根據權利要求1所述的IEEE?C37.238時間同步系統，其特征在于，所述CPU包括：用于IEEE?C37.238標準各種類型報文編碼與解碼的PTP報文處理模塊；采用對等延時測量機制進行時鐘偏差和時鐘調諧計算的時間同步計算模塊；與FPGA交互時間信息的FPGA接口模塊；初始化FPGA和PTP協議棧的時鐘初始化模塊。

3.根據權利要求1所述的IEEE?C37.238時間同步系統，其特征在于，所述CPU為數字信號處理器DSP或嵌入式處理器PowerPC或ARM。

4.根據權利要求1所述的IEEE?C37.238時間同步系統，其特征在于，所述FPGA內嵌以太網控制器MAC，還包括：PTP事件報文檢測模塊，所述PTP事件報文檢測模塊連接MII接口，檢測發送出的和接收到的PTP事件報文并加蓋時間戳；當有新的PTP事件報文時間戳產生時向CPU發出中斷信號的中斷控制模塊，所述中斷控制模塊通過CPU接口模塊連接所述CPU；提供包括粗調與微調在內的多種本地時鐘調整機制的本地時鐘模塊，所述本地時鐘模塊連接PTP寄存器組，所述本地時鐘模塊由32位的秒累加器、32位的納秒累加器和32位的亞毫微秒累加器構成；用于管理本地時鐘的PTP寄存器組；提供與CPU連接的總線接口邏輯的CPU接口模塊。

5.根據權利要求1所述的IEEE?C37.238時間同步系統，其特征在于，所述以太網收發器PHY連接光纖以太網或電以太網。