[實用新型]零點優化積分器電路

有效

• 申請號: 201320295736.7
• 申請日: 2013-05-27
• 公開（公告）號: CN203278797U
• 公開（公告）日: 2013-11-06
• 發明（設計）人: 楊保頂
• 申請（專利權）人: 四川和芯微電子股份有限公司
• 主分類號: H03M3/00
• 分類號: H03M3/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本實用新型涉及集成電路領域，更具體地涉及一種適用于Sigma-Delta?ADC電路的零點優化積分器電路。

背景技術

模數轉換器(ADC)在信號處理中起到非常重要的作用。在數字音頻、數字電視、圖像編碼及頻率合成等領域需要大量的模數轉換器。由于超大規模集成電路的尺寸和偏壓不斷減小，模擬器件的精度和動態范圍也不斷降低，對于實現高分辨率的ADC是一種挑戰。而Sigma-delta?ADC電路以速度換取精度，可以實現較高的分辨率，因此在實際中得到廣泛的應用。Sigma-delta?ADC電路采用過采樣技術和噪聲整形技術相結合，對量化噪聲雙重抑制，從而實現高精度模數轉換。傳統的噪聲傳遞函數的零點都在z=0處，不能對信號帶寬內的噪聲進行有效的壓縮，為了進一步提高信噪比，可以在Delta?Sigma噪聲傳遞函數的加入零點，從而降低了噪聲傳遞函數在信號帶寬內的幅度，因此通過零點優化可以更好的對噪聲整形，進一步提高了系統的信噪比；即通過適用于Sigma-Delta?ADC電路的零點優化積分器電路實現對Sigma-delta?ADC電路更好的噪聲整形。

現有的適用于Sigma-delta?ADC電路的零點優化積分器電路的結構如圖1所示。其包括時鐘產生子電路、反饋子電路、采樣子電路及積分放大器；時鐘產生子電路分別與反饋子電路及采樣子電路連接，以產生時鐘脈沖控制反饋子電路及采樣子電路的工作，且時鐘產生子電路具有第一輸出端L1與第二輸出端L2，第一輸出端L1與第二輸出端L2輸出互補的時鐘脈沖；反饋子電路分別與Sigma-Delta?ADC電路的反饋端及積分放大器連接，采樣子電路分別與外部信號輸出端及積分放大器連接，積分放大器對采樣子電路及反饋子電路輸出的電壓信號按設他們定比例系數積分。其中，反饋子電路包括四個開關S1、S2、S3、S4，電容C12，開關S1的一端與Sigma-delta?ADC電路的反饋端連接，該反饋端輸出反饋電壓信號V_ZERO1至反饋子電路，開關S2、S3的一端分別與外部共模電壓端V_CM1連接；采樣子電路的組成結構與反饋子電路的組成結構完全相同，其包括四個開關S5、S6、S7、S8，電容C11，不同僅在于開關S5的一端與外部信號輸出端連接，該外部信號輸出端輸出電壓信號V_IN1至采樣子電路；積分放大器包括放大器OP1與積分電容Cf1，放大器OP1的正相輸入端與外部共模電壓端V_CM1連接，其反相輸入端分別與采樣子電路與反饋子電路連接，且積分電容Cf1跨接于放大器OP1的反相輸入端與輸出端之間。另，現有的適用于Sigma-delta?ADC電路的零點優化積分器電路各器件的具體連接關系及第一輸出端L1、第二輸出端L2與各開關之間的連接關系如圖1所示，在此不細述。

在上述電路結構中，各個開關均為其控制時鐘脈沖為高電平時閉合，低電平時斷開，且反饋電壓信號V_ZERO1的相位與輸入電壓信號V_IN1的電壓相位相反，放大器OP1的輸出端輸出電壓V_OUT1。上述現有的Sigma-delta?ADC開關電容積分器電路的工作過程如下：

采樣階段：時鐘產生子電路的第一輸出端L1輸出的時鐘脈沖為高電平，第二輸出端L2輸出的時鐘脈沖為低電平，此時開關S1、S3、S5、S7閉合，則電容C11采樣輸入電壓信號V_IN1，電容C12采樣反饋電壓信號V_ZERO1，并將采樣后的電壓信號轉換成電荷存儲在電容C11、C12中。

積分過程：時鐘產生子電路的第一輸出端L1輸出的時鐘脈沖為低電平，第二輸出端L2輸出的時鐘脈沖高低電平，此時開關S2、S4、S6、S8閉合，電容C11、C12將其上的電荷傳遞到積分放大器的積分電容Cf1上，同時轉換成輸出電壓V_OUT1。

通過z域模型分析，上述積分器電路的傳遞函數為：