[實用新型]一種基于自動地周期性讀操作的讀取速度測量電路

有效

• 申請號: 201320217413.6
• 申請日: 2013-04-26
• 公開（公告）號: CN203192417U
• 公開（公告）日: 2013-09-11
• 發明（設計）人: 朱小榮;張一平;周全;鄭堅斌
• 申請（專利權）人: 蘇州兆芯半導體科技有限公司
• 主分類號: G11C29/08
• 分類號: G11C29/08
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本實用新型屬于集成電路測量領域，尤其涉及靜態隨機存儲器IP延時測量電路。

背景技術

傳統的測量電路，當需要測量SRAM?IP的讀取速度時，通常用連接SRAM端口的輸入與輸出PAD之間的延時，來表征SRAM的讀取速度，如圖1所示。但PAD與SRAM輸入/輸出端口之間PAD互連線的寄生電阻R和寄生電容C比較大，導致PAD與SRAM輸入/輸出端口的延時比較大，大大影響了SRAM讀寫延時測量。因此，輸入和輸出PAD之間的延時并不能準確表征SRAM?IP的讀取速度。

另外，現有的SRAM?IP讀取速度測量電路如圖2所示，當Si和So開關分別與a，b連接時，工作在測量模式，在該模式下，通過PADi施加一個時鐘信號，調節奇數個反相器構成的延時鏈的Tdelay值，當DFF剛好采集到SRAM的輸出DO并通過PADq觀察到時，將Si和So開關都連接到c端，此時工作在環振模式，PADo端輸出一個周期為2*Tdelay的方波信號，此時SRAM?IP的讀取時間實際為T_inv+T_delay，由于T_inv很小，認為SRAM的讀取時間Tcq＝T_delay，即延時值T_delay表征了SRAM?IP的讀出速度。

這種測量方法，通過反復地調整反相器鏈的級數和尺寸來尋找Tcq，比較耗時。

發明內容

本實用新型所要解決的技術問題是提供一種能夠較為準確地測量SRAM?IP的讀取速度，且外圍電路設計簡單的測量電路。

本實用新型解決其技術問題所采用的技術方案是：一種基于自動地周期性讀操作的讀取速度測量電路，包括至少兩個SRAM，兩個SRAM為完全相同的同步上升沿觸發SRAM，此為需要測量的SRAM，將每個單獨SRAM的讀地址Address和輸出數據DO連接在一起，在兩個SRAM的DO端和時鐘CK端增加一個邊沿產生上升沿電路。其中，邊沿產生上升沿電路要求其輸出的上升沿信號經過一定的時間后會跳變為低電平。

所述邊沿產生上升沿電路輸出的上升沿在經過時鐘CK時間的三分之一后跳變為低電平。

上述兩個SRAM的輸出數據DO端分別為DO₀和DO₁，在系統運行穩定以后，端口DO₀和DO₁變成周期相同的方波信號，且周期為4*(Tcq+Tp)，Tcq為SRAM的讀出延時，Tp為邊沿產生上升沿電路的延時，其遠遠小于Tcq。因此，SRAM的讀出延時為DO₀或DO₁端口的高或者低電平時間寬度值的一半。

本實用新型一種基于自動地周期性讀操作的讀取速度測量電路的有益效果主要表現為：

1、測量精度高；

2、測量電路設計簡單；

3、測量程序開發簡單；

4、測量時間和工作量減少。

附圖說明

圖1是SRAM?IP讀取速度的測量電路示意圖。

圖2是現有的SRAM?IP讀取速度的測量電路示意圖。

圖3是SRAM讀出延時Tcq的測量電路方框示意圖。

圖4是SRAM讀取速度的測量電路方框示意圖。

圖5是兩個SRAM經歷的讀出操作方框示意圖。

圖6是兩個SRAM的CK和DO端波形變化過程示意圖。

具體實施方式

下面結合附圖及實施例描述本實用新型具體實施方式：

作為本實用新型一種基于自動地周期性讀操作的讀取速度測量電路的最佳實施方式，如圖3所示，其包括至少兩個SRAM，兩個SRAM為完全相同的同步上升沿觸發SRAM，此為需要測量的SRAM，將每個單獨SRAM的讀地址Address和輸出數據DO連接在一起，在兩個SRAM的DO端和時鐘CK端之間增加一個邊沿產生上升沿電路。其中，邊沿產生上升沿電路要求其輸出的上升沿信號經過一定的時間后會跳變為低電平。

上述兩個SRAM的輸出數據DO端分別為DO₀和DO₁，在系統運行穩定以后，端口DO₀和DO₁變成周期相同的方波信號，且周期為4*(Tcq+Tp)，Tcq為SRAM的讀出延時，Tp為邊沿產生上升沿電路的延時，其遠遠小于Tcq。因此，SRAM的讀出延時為DO₀或DO₁端口的高或者低電平時間寬度值的一半。