[實用新型]一種基于FPGA的SDVO和VGA轉換裝置有效
| 申請號: | 201320023678.2 | 申請日: | 2013-01-17 |
| 公開(公告)號: | CN203192366U | 公開(公告)日: | 2013-09-11 |
| 發明(設計)人: | 劉升;劉波 | 申請(專利權)人: | 西安奇維科技股份有限公司 |
| 主分類號: | G09G3/20 | 分類號: | G09G3/20;G09G5/00 |
| 代理公司: | 西安吉盛專利代理有限責任公司 61108 | 代理人: | 潘憲曾 |
| 地址: | 710077 陜西省西安*** | 國省代碼: | 陜西;61 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 基于 fpga sdvo vga 轉換 裝置 | ||
技術領域
??本實用新型涉及一種基于FPGA的SDVO和VGA轉換裝置。具體涉及一種通過FPGA完成對SDVO和VGA顯示接口數據格式轉換。
背景技術
SDVO是英特爾開發的一種視頻接口標準,全稱是Serial?Digital?Video?Output(串行數字視頻輸出)。SDVO接口集成在X86系列CPU上,而普通顯示器接口為VGA接口,在實際應用中需要通過橋接芯片實現SDVO到VGA接口轉換,才能連接顯示器。
發明內容
本實用新型是一種基于FPGA的SDVO和VGA轉換裝置,該裝置由FPGA解析SDVO數據,然后將數據轉換成VGA信號,實現接口轉換。
具有硬件電路簡單、可靠性高、軟件代碼簡練、執行效率高等優點。
本實用新型的技術方案是:
一種基于FPGA的SDVO和VGA接口轉換的裝置,其特殊之處在于,該裝置依次包括:
輸入的SDVO、FPGA以及輸出VGA顯示器;
所述FPGA包括由邏輯實現將SDVO時鐘信號分頻的分頻器、由邏輯實現將SDVO的串行數據轉換成并行數據,再進行解碼,解析并產生VGA顯示器需要的數字信號HSY和VSY部分、所述FPGA還連接外部的視頻DAC芯片,所述FPGA根據解碼SDVO數據,控制外部的視頻DAC芯片,產生顯示驅動接口需要的模擬信號。
上述VGA顯示器外接阻抗匹配的電阻。
?一種基于FPGA的SDVO和VGA接口轉換的實現方法,該方法包括:
1)首先,FPGA通過檢測VGA信號,識別設備,然后通過SDVO接口和CPU建立通訊,進行配置;FPGA內部實現高速串行控制器,內部寄存器通過SDVO操作碼獲取顯示器的EDID信息,FPGA監測顯示器運算發送給CPU;所述高速串行控制器是指至少1.0Gbps串行控制器;
2)VGA接口和SDVO接口握手成功后,FPGA解析SDVO數據;SDVO數據信號包括1對差分時鐘信號CLK和3對差分數據信號R/G/B,輸入信號是10位的串行數據,傳輸速率為1-2Gbits/s,輸入時鐘速率信號為信號速率的1/10;
3)FPGA根據SDVO協議轉換數據格式,產生VGA接口所需的數字控制信號;FPGA將輸入的10位串行數據同步轉換成10位并行數據;FPGA內部實現解碼,將10位并行數據映射成8位的視頻信號R/G/B和同步控制信號Hsync/?Vsync;
4)FPGA控制外部DAC產生VGA接口所需的模擬信號,通過緩沖器輸出同步信號;FPGA完成解碼之后,直接通過外部視頻數模轉換器DAC實現RGB轉換,驅動顯示器,同步控制信號Hsync/?Vsync經過內部的緩沖器輸出,驅動VGA顯示器;
5)為了得到良好的顯示效果,需要對視頻模數轉換器輸出的信號進行阻抗匹配;阻抗匹配采用75歐姆電阻;轉換器輸出的信號和同步信號采用兩級Π形LC濾波器,濾波電感和電容可根據實現電路選擇,但濾波電感值和電容值應適當,以免影響信號特性。
上述用FPGA實現視頻控制器功能,解析SDVO數據,模擬VGA信號、時序。
本實用新型的優點在于:
硬件電路簡單穩定,外圍電路少,指令運行快。
由于FPGA芯片集成度高,管腳兼容性好,不需要加轉換電路所以硬件電路少且穩定;并行操作,執行速度快;FPGA的選取靈活,減少橋接芯片。
附圖說明
圖1為本實用新型實現硬件框圖;
圖2為本實用新型濾波電路。
具體實施方式
參見圖1及圖2,
本實用新型為:
1)首先,FPGA通過檢測VGA信號,識別設備,然后通過SDVO接口和CPU建立通訊,進行配置;FPGA內部實現高速串行控制器,內部寄存器通過SDVO操作碼獲取顯示器的EDID信息,FPGA監測顯示器運算發送給CPU;所述高速串行控制器是指至少1.0Gbps串行控制器;
2)VGA接口和SDVO接口握手成功后,FPGA解析SDVO數據;SDVO數據信號包括1對差分時鐘信號CLK和3對差分數據信號R/G/B,輸入信號是10位的串行數據,傳輸速率為1-2Gbits/s,輸入時鐘速率信號為信號速率的1/10;
3)FPGA根據SDVO協議轉換數據格式,產生VGA接口所需的數字控制信號;FPGA將輸入的10位串行數據同步轉換成10位并行數據;FPGA內部實現解碼,將10位并行數據映射成8位的視頻信號R/G/B和同步控制信號Hsync/?Vsync;
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