[實用新型]數字脈沖信號發生器

有效

• 申請號: 201320016500.5
• 申請日: 2013-01-14
• 公開（公告）號: CN203014763U
• 公開（公告）日: 2013-06-19
• 發明（設計）人: 秦祥福;吳傳信;金蓉;劉華強
• 申請（專利權）人: 南京新聯電訊儀器有限公司
• 主分類號: H03K3/02
• 分類號: H03K3/02;G05B19/042
• 代理公司: 南京君陶專利商標代理有限公司 32215
• 代理人: 沈根水

技術領域

本實用新型涉及的是一種數字脈沖信號發生器，屬于脈沖信號發生器技術領域。

背景技術

數字脈沖信號發生器是一種脈沖周期、脈寬、延時、輸出幅度以及直流偏移量都可調節的基礎儀器，現有的儀器要么采用波段開關加細調電位器調節性能參數的模擬方法，脈沖輸出往往不夠精確，很多時候往往要借助更高級別儀器來測量。要么采用數字技術，但是在高速或者小數的情況下，會使輸出信號很不穩定，使得使用起來很不可靠。故一種簡單穩定且方便的數字脈沖信號發生器是很有實用價值的。

發明內容

本實用新型提出的是一種數字脈沖信號發生器，運用DDS技術和數字脈沖信號發生器相結合，克服現有數字脈沖信號發生器輸出穩定性能的缺陷，以更加簡單電路實現數字式脈沖信號發生器，旨在克服現有儀器所存在的缺陷，使得數字脈沖信號發生器變得實用簡單可靠。

本實用新型的技術解決方案：其結構包括FPGA、濾波器、偏置器、放大器、高分辨彩色液晶顯示屏、DSP微處理器，其中DSP微處理器的第一信號輸出/輸入端與FPGA的信號輸入/輸出端對應相接，DSP微處理器的第二信號輸出/輸入端與鍵盤的信號輸入/輸出端對應相接，FPGA的第一信號輸出端連接第一濾波器的信號輸入端，第一濾波器的信號輸出端連接第一衰減器的信號輸入端，第一衰減器的信號輸出端與第一偏置器的信號輸出端連接第一放大器的信號輸入端，FPGA的第二信號輸出端連接第二濾波器的信號輸入端，第二濾波器的信號輸出端連接第二衰減器的信號輸入端，第二衰減器的信號輸出端與第二偏置器的信號輸出端連接第一放大器的信號輸入端，FPGA的第一信號輸入端接參考源的信號輸出端；DSP微處理器的信號輸出端接高分辨彩色液晶顯示屏的信號輸入端。

本實用新型的優點：采用高性能DSP進行控制、計算，采用大規模集成電路和FPGA器件構建等精度計數器對輸出脈沖信號的脈沖周期、脈沖脈寬、脈沖延等進行運算定標輸出，采用高速DSP處理器進行控制以及彩屏顯示，脈沖寬度分辨達到1ns，設置簡單，圖形化處理，直觀可見。單片FPGA實現，圖形化顯示，數字技術，電路簡單，性能穩定可靠，成本節約，功能完善，使用方便友好。

附圖說明

附圖1是數字脈沖信號發生器的結構示意圖。

具體實施方式

對照附圖，其結構包括FPGA、濾波器、偏置器、放大器、高分辨彩色液晶顯示屏、DSP微處理器，其中DSP微處理器的第一信號輸出/輸入端與FPGA的信號輸入/輸出端對應相接，DSP微處理器的第二信號輸出/輸入端與鍵盤的信號輸入/輸出端對應相接，FPGA的第一信號輸出端連接第一濾波器的信號輸入端，第一濾波器的信號輸出端連接第一衰減器的信號輸入端，第一衰減器的信號輸出端與第一偏置器的信號輸出端連接第一放大器的信號輸入端，FPGA的第二信號輸出端連接第二濾波器的信號輸入端，第二濾波器的信號輸出端連接第二衰減器的信號輸入端，第二衰減器的信號輸出端與第二偏置器的信號輸出端連接第一放大器的信號輸入端，FPGA的第一信號輸入端接參考源的信號輸出端；DSP微處理器的信號輸出端接高分辨彩色液晶顯示屏的信號輸入端。

上述FPGA是一塊可編程邏輯芯片，本機使用的是ALTERA的EP2C8Q208，運用硬件描述語言VHDL進行編程，FPGA芯片內部邏輯結構主要有DDS核心、鎖相環路、脈沖信號發生器電路等組成。

當儀器設置到脈沖輸出時，首先根據用戶設置的脈沖周期，寬度和脈沖延遲等進行運算得出相關頻率，設置FPGA內部的DDS信號源產生對應頻率，然后送入FPGA內部鎖相環，倍頻輸出相關高速?時鐘信號給脈沖信號發生器，脈沖信號發生器根據輸入的時鐘信號產生周期、脈寬、延遲等可調的脈沖信號經過直流電平合成，衰減，放大等電路得到最后用戶需要的周期、脈寬、延遲、幅度、直流偏移可調的脈沖信號。脈沖周期的長度根據脈沖信號發生器內部的數據位數決定，脈沖寬度的設置最小寬度由鎖相環輸出的高速時鐘信號以及后級放大器帶寬來決定，最小分辨由時鐘頻率決定，本機內部時鐘達到1GHz，故最小分辨為1ns。由于本機的所有參數都是用戶設置，理論在保證參考源的準確穩定的情況下，可以做到完全無誤差，結合圖形化顯示操作界面給用戶使用帶來了更加穩定可靠的體驗。

可以看到整個數字脈沖信號發生器實現簡單，高效，可以預期的是成本的下降，使用的方便，性能指標得到大大提高。