[發明專利]具有疊置的上拉裝置的存儲器元件

有效

• 申請號: 201310757196.4
• 申請日: 2013-12-16
• 公開（公告）號: CN103871460B
• 公開（公告）日: 2017-12-12
• 發明（設計）人: S·森哈;B·王;S-L·李;W·張;A·B·B·莎爾瑪
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 北京紀凱知識產權代理有限公司11245
• 代理人: 趙蓉民

1.一種集成電路，其包含：

數據線；

多個雙穩態存儲器元件，其中所述多個雙穩態存儲器元件中的每個雙穩態存儲器元件耦合到所述數據線并且包括至少一個反相電路，所述至少一個反相電路具有多個疊置的上拉晶體管，其中所述至少一個反相電路中的疊置的上拉晶體管具有相互短接的柵極端子；和

虛設的柵極導體，其介入所述多個雙穩態存儲器元件中的兩個相鄰的雙穩態存儲器元件之間并且電懸浮。

2.如權利要求1所述的集成電路，其中所述雙穩態存儲器元件進一步包含：

具有多個疊置的上拉晶體管的附加反相電路，其中所述附加反相電路中的所述疊置的上拉晶體管具有相互短接的柵極端子。

3.如權利要求1所述的集成電路，其中所述多個疊置的上拉晶體管包含多個p溝道晶體管。

4.如權利要求1所述的集成電路，其中所述多個疊置的上拉晶體管包含多個串聯的p溝道晶體管。

5.如權利要求1所述的集成電路，其中所述至少一個反相電路進一步包含：

與所述多個疊置的上拉晶體管串聯耦合的下拉晶體管。

6.如權利要求5所述的集成電路，其中所述下拉晶體管包含n溝道晶體管。

7.如權利要求5所述的集成電路，進一步包含：

第一電源線；和

第二電源線，其中所述下拉晶體管和所述多個疊置的上拉晶體管串聯耦合在所述第一電源線和第二電源線之間。

8.如權利要求5所述的集成電路，其中所述下拉晶體管具有柵極端子，其被短接至所述疊置的上拉晶體管的柵極端子。

9.如權利要求8所述的集成電路，進一步包含：

控制線，其中所述下拉晶體管具有耦合到所述控制線的本體端子。

10.如權利要求9所述的集成電路，其中所述下拉晶體管被配置為從所述控制線接收電壓，其通過反向偏置所述本體端子以減小通過所述至少一個反相電路的泄漏電流。

11.一種在集成電路基底上制造存儲器元件的方法，其包含：

形成第一上拉晶體管和第二上拉晶體管，其共享所述基底中的公共源極-漏極區域；

將所述第一上拉晶體管的第一柵極結構設置在所述基底上；

將所述第二上拉晶體管的第二柵極結構設置在所述基底上，其中所述第二柵極結構與所述第一柵極結構分離并與所述第一柵極結構并行；

在所述基底上方形成導電路徑，所述導電路徑將所述第一柵極結構與所述第二柵極結構電耦合；以及

形成與所述第一上拉晶體管和所述第二上拉晶體管串聯耦合的僅一個下拉晶體管。

12.如權利要求11所述的方法，進一步包含：

形成第三上拉晶體管和第四上拉晶體管，其共享所述基底中的公共源極-漏極區域；

將所述第三上拉晶體管的第三柵極結構設置在所述基底上；

將所述第四上拉晶體管的第四柵極結構設置在所述基底上；以及

在所述基底上方形成附加導電路徑，所述附加導電路徑將所述第三柵極結構與所述第四柵極結構電耦合。

13.如權利要求11所述的方法，其中形成所述第一上拉晶體管和第二上拉晶體管包括形成第一p溝道晶體管和第二p溝道晶體管，其共享所述基底中的公共p+擴散區域。

14.如權利要求11所述的方法，其中：

所述僅一個下拉晶體管具有接收電源電壓的源極區域并具有與所述第二柵極結構相連的柵極結構。

15.一種用于操作雙穩態存儲器元件的方法，所述雙穩態存儲器元件具有第一數據存儲節點、第二數據存儲節點以及耦合到所述第二數據存儲節點的多個疊置的上拉晶體管，其中所述多個疊置的上拉晶體管具有各自的柵極端子，所述方法包括：

接收輻射照射，其在所述第一數據存儲節點處造成臨時電壓擾動，其中所述第一數據存儲節點是第一反相電路的輸出并且所述第二數據存儲節點是第二反相電路的輸出，所述第二反相電路耦合到所述第一反相電路；其中所述第一反相電路包括所述多個疊置的上拉晶體管中串聯偶合的至少第一和第二上拉晶體管，其中所述第二上拉晶體管具有不與存儲器單元中的任意其他晶體管共享的源極擴散區域和漏極擴散區域；以及

在所述多個疊置的上拉晶體管的所述柵極端子處接收所述臨時電壓擾動。