[發明專利]非易失性存儲器裝置及其操作和制造方法

在審

• 申請號: 201310756464.0
• 申請日: 2013-12-31
• 公開（公告）號: CN104425502A
• 公開（公告）日: 2015-03-18
• 發明（設計）人: 渡邊浩志
• 申請（專利權）人: 群聯電子股份有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;G11C16/06
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 臧建明

技術領域

本發明是關于一種非易失性存儲器裝置及其操作和制造方法。

背景技術

近年來，為了克服NAND快閃存儲器縮小的問題，已在積極地研究新興的存儲器和三維存儲器。一直以來，字符線和/或比特線的延遲限制了存儲器控制器的發展。

在圖1中的上方線和下方線處，是比特線的剖面。相鄰比特線之間的距離在上方線處比在下方線處寬。每單位空間的比特線的數目在下方較大，但存在導致比特線延遲的寄生電容。作為對NAND快閃存儲器的裝置縮小來說，比較重要的發明例如自對準淺溝渠隔離（self-align?shallow?trench?isolation,簡稱SA-STI）會極大地提高了相鄰比特線之間的寄生電容。因此，比特線延遲即隨著過程微縮而變得越來越顯著。在圖2中的上方線和下方線處，是字符線的剖面。相鄰字符線之間的距離在上方線處比在下方線處寬。每單位空間的字符線的數目在下方較大，但存在導致字符線延遲的寄生電容。

為了降低比特成本（bit?cost），存儲單元至存儲單元的空間（cell-to-cell?space）隨著存儲單元微型化而縮小。因此，相鄰字符線之間的寄生電容隨著NAND存儲單元的裝置縮小而增加。因此，字符線延遲隨著過程微縮而變得顯著。

發明內容

本發明提供一種非易失性存儲器裝置及其操作和制造方法，其包含：井區，設置在基底中；多條第一字符線和多條第二字符線，設置在所述基底上，周期性地布置且在第一方向上延伸；多個多晶硅層間介電膜，設置在所述基底上且分別位于所述多條第一字符線和所述多條第二字符線下方；多個浮置柵極，設置在所述井區與所述多個多晶硅層間介電膜之間；以及多個穿隧氧化物膜，設置在所述井區與所述多個浮置柵極之間，其中從所述第一字符線到所述基底的第一距離小于從所述第二字符線到所述基底的第二距離。

根據本發明的示范性實施例，從所述第一字符線的頂部到所述基底的第三距離小于或等于從所述第二字符線的底部到所述基底的第四距離。

根據本發明的示范性實施例，所述多個多晶硅層間介電膜包含：多個第一多晶硅層間介電膜，設置在所述基底上且分別位于所述第一字符線下方；以及多個第二多晶硅層間介電膜，設置在所述基底上且分別位于所述第二字符線下方，其中所述多個第一多晶硅層間介電膜的厚度小于所述多個第二多晶硅層間介電膜的厚度。

根據本發明的示范性實施例，所述多個浮置柵極包含：多個第一浮置柵極，設置在所述基底上且分別位于所述多條第一字符線下方；以及多個第二浮置柵極，設置在所述基底上且分別位于所述多條第二字符線下方，其中所述多個第一浮置柵極的厚度小于所述多個第二浮置柵極的厚度。

根據本發明的示范性實施例，所述非易失性存儲器裝置還包含多條比特線，所述多條比特線設置在所述第一字符線和所述第二字符線上方，且沿著與所述第一方向不同的第二方向延伸。

根據本發明的示范性實施例，所述多條比特線包含多條第一比特線和多條第二比特線，且從所述第一比特線到所述基底的第五距離小于從所述第二比特線到所述基底的第六距離。

本發明進一步提供一種用于操作非易失性存儲器裝置的方法，所述非易失性存儲器裝置具有：基底、井區、多個第一多晶硅層間介電膜、多個第二多晶硅層間介電膜、設置在所述基底上的多條第一字符線和多條第二字符線，以及穿隧氧化物膜，其中從所述第一字符線到所述基底的第一距離小于從所述第二字符線到所述基底的第二距離。所述方法包含將第一操作電壓施加到所述第一字符線，且將第二操作電壓施加到所述第二字符線。

根據本發明的示范性實施例，其中所述第一操作電壓包含第一程序化電壓、第一抹除電壓、第一導通電壓或第一讀取電壓，且所述第二操作電壓包含第二程序化電壓、第二抹除電壓、第二導通電壓或第二讀取電壓。

根據本發明的示范性實施例，所述方法還包含用于程序化非易失性存儲器裝置的以下步驟。將第一程序化電壓施加到所述第一字符線，且將第二程序化電壓施加到所述第二字符線。所述第一程序化電壓和所述第二程序化電壓滿足以下方程式：

C_rAV_PGM-A=C_rBV_PGM-B，

其中VPGM-A是施加到第一字符線的第一程序化電壓，VPGM-B是施加到第二字符線的第二程序化電壓，CrA是由第一多晶硅層間介電膜的電容與第一多晶硅層間介電膜和穿隧氧化物膜的電容的總和的比率確定的第一電容耦合比，且CrB是由第二多晶硅層間介電膜的電容與第二多晶硅層間介電膜和穿隧氧化物膜的電容的總和的比率確定的第二電容耦合比。