[發明專利]用于數字鎖相環的自動環路帶寬校準

有效

• 申請號: 201310753116.8
• 申請日: 2013-12-31
• 公開（公告）號: CN104143976B
• 公開（公告）日: 2018-02-06
• 發明（設計）人: 塞伊杜·巴;阿卜杜勒拉夫·貝拉瓦爾;阿赫梅德·R·弗里達
• 申請（專利權）人: 輝達公司
• 主分類號: H03L7/099
• 分類號: H03L7/099
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 謝栒,張瑋

相關申請的交叉引用

本申請要求享有由Ba等人于2013年5月7日所提交的、序列號為13/888,490的、題目為“AUTOMATIC LOOP-BANDWIDTH CALIBRATION FOR A DIGITAL PHASE-LOCKED LOOP”的美國申請的優先權，其與本申請共同轉讓并且通過援引并入本文。

技術領域

本申請總地針對鎖相環，并且更具體地，針對鎖相環數字帶寬校準器和鎖相環數字帶寬校準方法。

背景技術

鎖相環（PLL）的設計中的關鍵問題是跨工藝、電壓和溫度（PVT）變化的PLL環路帶寬的變化。對于未經調制的PLL，該帶寬的減少產生較長的穩定時間，而帶寬的增加轉譯為退化的相位噪聲性能。在經調制的PLL的情況下，對PLL的逆傳遞函數進行仿真的預增強濾波器典型地用來確保例如感興趣的帶寬內的傳輸鏈的平坦幅值和群時延響應。PLL和預增強濾波器之間的帶寬失配影響高斯最小頻移鍵控（GMSK）調制的RMS相位誤差，其中PLL帶寬越小，帶寬失配的影響越高。因此，即使PLL環路帶寬的相對小的變化也可以導致顯著的性能退化。因此，PLL環路帶寬校準的改進將對本領域是有益的。

發明內容

本公開的實施例提供鎖相環數字帶寬校準器和鎖相環數字帶寬校準方法。

在一個實施例中，鎖相環數字帶寬校準器包括具有增益乘法器存儲器的數字環路濾波器以及配置為生成校準偏移信號以發起校準的擾動單元。此外，鎖相環數字帶寬校準器還包括配置為提供經校正的標稱增益用于存儲在增益乘法器存儲器中的數字帶寬校準單元，其中用于經校正的標稱增益的數字增益校正由數字積分級和校正數據庫確定。

在另一方面，鎖相環數字帶寬校準方法包括提供采用增益乘法器存儲器的數字環路濾波器和通過生成校準偏移信號發起校準。方法還包括提供經校正的標稱增益用于存儲在增益乘法器存儲器中，其中用于經校正的標稱增益的數字增益校正由數字積分和所存儲的校正量確定。

前述已經概括本公開的優選和可替換特征，使得本領域的技術人員可以更好地理解本公開以下的詳細描述。本公開的附加特征將在下文中進行描述，其形成本公開的權利要求的主題。本領域的技術人員應該理解他們可以容易地使用所公開的概念和具體實施例作為基礎來設計或修改其他結構以實行本公開的相同目的。

附圖說明

現在參考結合附圖所采取的以下描述，在附圖中：

圖1示出了根據本公開的原理所構建的鎖相環的實施例的框圖；

圖2A、2B和2C示出了如可在校準操作期間在PLL中生成的校準波形的示例，該PLL諸如圖1的PLL；

圖3示出了作為針對25微妙的時間段的圖2C所示的二重積分結果的函數的、所要求的增益校正的示例；以及

圖4示出了根據本公開的原理所實行的鎖相環數字帶寬校準方法的實施例的流程圖。

具體實施方式

本公開的實施例為數字PLL提供完全數字化環路帶寬校準方法，其允許快速并準確的環路帶寬校正，同時維護經濟有效的實現方案。不同于要求附加的模擬部件（例如電荷泵和數據轉換器）、對模擬信號或高頻RF信號（例如涉及VCO輸出）的復雜處理的方法，該全數字域校準通過處理數字環路濾波器信號以及調整數字增益參數來進行操作。

校準方法測量PLL對單位階躍輸入的響應。單位階躍輸入可以通過快速地改變反饋分頻比或數字地將偏移添加到VCO控制信號來取得。輸入階躍一經應用，就針對已確定的持續時間實行數字二重積分操作，其中二重積分可以實現為級聯的兩個數字累加器。作為另一關鍵特征，已經在實驗上驗證了針對選擇的最小測量時間，二重積分的輸出與環路帶寬的倒數成反比。在一個實施例中，使用數據庫或存儲器（例如查找表）來確定增益校正，其之后被應用到PLL中的數字環路濾波器的數字增益控制。

圖1示出了根據本公開的原理所構建的、總地標為100的鎖相環的實施例的框圖。鎖相環（PLL）100可以作為經調制的PLL加以采用并且包括相位檢測器105、相位量化器110、數字環路濾波器115，該數字環路濾波器115采用低通濾波器（LPF）并且具有增益乘法器存儲器（GMM）；數模轉換器（DAC）120、壓控振蕩器（VCO）級125和反饋分頻器130。PLL100還包括擾動（perturbation）單元135和數字帶寬校準單元140。