[發(fā)明專利]低電壓、高精度電流鏡電路

有效

• 申請?zhí)枺?/td>: 201310752256.3
• 申請日: 2013-12-31
• 公開（公告）號: CN103984383B
• 公開（公告）日: 2017-08-08
• 發(fā)明（設(shè)計）人: 西芳典
• 申請（專利權(quán)）人: 輝達公司
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 北京市磐華律師事務(wù)所11336
• 代理人: 董巍,謝栒

1.一種電流鏡電路，包括

輸入電路，所述輸入電路包括配置為接收輸入?yún)⒖茧娏鞯牡谝痪w管，第二晶體管，其中所述第二晶體管的柵極連接到所述第一晶體管的漏極，以及配置為接收輸出電流的第三晶體管，其中所述第三晶體管的漏極連接到所述第三晶體管的柵極，所述第三晶體管的柵極連接到所述第一晶體管的柵極以形成從所述第三晶體管到所述第一晶體管的反饋信道，所述反饋信道不連接到所述第二晶體管的漏極，或者所述反饋信道與所述第二晶體管的漏極共享共同節(jié)點，所述第三晶體管的柵極與所述第一晶體管的柵極之間的連接僅形成所述反饋信道，所述反饋信道用于將所述輸入?yún)⒖茧娏髋c所述輸出電流比較并且使所述輸入?yún)⒖茧娏髋c所述輸出電流實質(zhì)上匹配，所述反饋信道未配置為用于使輸入電壓與輸出電壓匹配，所述輸入電路不包括具有放大器以比較所述輸入?yún)⒖茧娏髋c所述輸出電流的比較器；和

輸出電路，所述輸出電路耦連到所述輸入電路并且配置為生成所述輸出電流，其中所述輸出電路包括兩個或兩個以上的級聯(lián)的晶體管，其中第一級聯(lián)的晶體管的漏極耦連到包括在所述輸入電路中的所述第三晶體管的漏極，并且其中第二級聯(lián)的晶體管的漏極耦連到電路塊的部件并且配置為發(fā)送所述輸出電流到所述部件。

2.如權(quán)利要求1所述的電流鏡電路，其中，在所述第一晶體管的漏極接收所述輸入?yún)⒖茧娏鳌?/p>

3.如權(quán)利要求2所述的電流鏡電路，其中，所述第一晶體管、所述第二晶體管和所述第三晶體管均包括NMOS晶體管。

4.如權(quán)利要求2所述的電流鏡電路，其中，所述第一晶體管的源極、所述第二晶體管的源極和所述第三晶體管的源極耦連到地線。

5.如權(quán)利要求2所述的電流鏡電路，其中，所述輸出電路包括第四晶體管，所述第四晶體管的柵極和漏極都耦連到包括在所述輸入電路中的第二晶體管的漏極，以及第五晶體管，所述第五晶體管的漏極耦連到電路塊的第二部件并且配置為發(fā)送所述輸出電流到所述第二部件。

6.如權(quán)利要求2所述的電流鏡電路，其中，所述反饋信道將所述輸入電路配置為具有僅一個在所述第三晶體管的柵極上的高阻抗節(jié)點。

7.如權(quán)利要求1所述的電流鏡電路，其中，所述反饋信道將所述輸入電路配置為使所述輸入?yún)⒖茧娏髋c所述輸出電流匹配。

8.一種集成電路，包括：

帶隙電壓參考；和

至少一個電路塊，所述電路塊耦連到所述帶隙電壓參考，其中每個電路塊包括一個或多個電路塊部件和耦連到所述一個或多個電路塊部件的電流鏡電路，其中，每個電流鏡電路包括：

輸入電路，所述輸入電路包括配置為接收輸入?yún)⒖茧娏鞯牡谝痪w管，第二晶體管，其中所述第二晶體管的柵極連接到所述第一晶體管的漏極，以及配置為接收輸出電流的第三晶體管，其中所述第三晶體管的漏極連接到所述第三晶體管的柵極，并且其中所述第三晶體管的柵極連接到所述第一晶體管的柵極以形成從所述第三晶體管到所述第一晶體管的反饋信道，所述反饋信道不連接到所述第二晶體管的漏極，或者所述反饋信道與所述第二晶體管的漏極共享共同節(jié)點，所述第三晶體管的柵極與所述第一晶體管的柵極之間的連接僅形成所述反饋信道，其中所述反饋信道用于將所述輸入?yún)⒖茧娏髋c所述輸出電流比較并且使所述輸入?yún)⒖茧娏髋c輸出電流實質(zhì)上匹配，且其中，所述反饋信道未配置為用于使輸入電壓與輸出電壓匹配，且其中，所述輸入電路不包括具有放大器以比較所述輸入?yún)⒖茧娏髋c所述輸出電流的比較器，以及，

輸出電路，所述輸出電路耦連到所述輸入電路并且配置為生成所述輸出電流，其中所述輸出電路包括兩個或兩個以上的級聯(lián)的晶體管，其中第一級聯(lián)的晶體管的漏極耦連到包括在所述輸入電路中的所述第三晶體管的漏極，并且其中第二級聯(lián)的晶體管的漏極耦連到電路塊的部件并且配置為發(fā)送所述輸出電流到所述部件。

9.一種計算設(shè)備，包括：

至少一種集成電路，所述集成電路包括帶隙電壓參考和耦連到所述帶隙電壓參考的至少一個電路塊，其中每個電路塊包括一個或多個電路塊部件和耦連到一個或多個電路塊部件的電流鏡電路，其中，每個電流鏡電路包括：

輸入電路，其包括配置為接收輸入?yún)⒖茧娏鞯牡谝痪w管，以及第二晶體管，其中所述第二晶體管的柵極連接到所述第一晶體管的漏極，以及配置為接收輸出電流的第三晶體管，其中所述第三晶體管的漏極連接到所述第三晶體管的柵極，所述第三晶體管的柵極連接到所述第一晶體管的柵極以形成從所述第三晶體管到所述第一晶體管的反饋信道，所述反饋信道不連接到所述第二晶體管的漏極，或者所述反饋信道與所述第二晶體管的漏極共享共同節(jié)點，所述反饋信道用于將所述輸入?yún)⒖茧娏髋c輸出電流比較并且使所述輸入?yún)⒖茧娏髋c所述輸出電流實質(zhì)上匹配，所述反饋信道未配置為用于使輸入電壓與輸出電壓匹配，所述輸入電路不包括具有放大器以比較所述輸入?yún)⒖茧娏髋c所述輸出電流的比較器，以及

輸出電路，所述輸出電路耦連到所述輸入電路并且配置為生成所述輸出電流，其中所述輸出電路包括兩個或兩個以上的級聯(lián)的晶體管，其中第一級聯(lián)的晶體管的漏極耦連到包括在所述輸入電路中的所述第三晶體管的漏極，并且其中第二級聯(lián)的晶體管的漏極耦連到電路塊的部件并且配置為發(fā)送所述輸出電流到所述部件。