[發明專利]功率晶體管陣列的等效電路及仿真方法在審

申請號：	201310750959.2	申請日：	2013-12-31
公開（公告）號：	CN104750898A	公開（公告）日：	2015-07-01
發明（設計）人：	武潔	申請（專利權）人：	上海華虹宏力半導體制造有限公司
主分類號：	G06F17/50	分類號：	G06F17/50
代理公司：	上海浦一知識產權代理有限公司 31211	代理人：	丁紀鐵
地址：	201203 上海市浦東***	國省代碼：	上海;31
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摘要：
搜索關鍵詞：	功率晶體管陣列等效電路仿真方法
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【說明書】：

技術領域

本發明涉及集成電路設計仿真領域，特別是指一種功率晶體管陣列的等效電路，本發明還涉及所述功率晶體管陣列的仿真方法。

背景技術

當功率晶體管如橫向雙擴散LDMOS等用于開關管作為最終的輸出驅動時，為了提供足夠大的驅動電流，通常會采用多個LDMOS并聯的方式組成功率晶體管陣列。當功率晶體管陳列以元包形式排列時，每個LDMOS晶體管的漏極(D)與源極（S）背靠背連接，其版圖示意圖如圖1所示，是一個2x2的陣列，其中包含8個晶體管元包。晶體管元包是元包型功率晶體管陣列的最小單元，每個晶體管元包包含漏極(D)和源極（S）各一個。定義MxN功率晶體管陣列中，M代表元包的行數，N代表元包的列數。最小晶體管陣列1X1代表有1行1列元包，即包含2個晶體管元包，如圖2所示。

陣列中電流是從每一個元包源極流向包圍其的漏極，如圖1所示，空心箭頭表示電流從在陣列邊角或邊緣的源極流向外圍一圈漏極環，實心箭頭表示電流從在陣列中心的源極（S）流向其周圍的漏極(D)。分析可知位于陣列邊角或邊緣的漏極環與源極形成的元包對應有效溝道寬度大于位于陣列中心的元包，因此位于陣列邊角的元包電流能力最大，其次是位于陣列邊緣而非邊角的元包，電流能力最差的是位于中心的元包。因此隨著陣列中元包數的增加，按照元包數歸一化后的陣列單位元包電流能力會逐漸減小。設計人員在進行電路仿真時，只能調用功率晶體管單管模型進行仿真。功率晶體管單管模型為了精確描述晶體管高壓特性，會在標準低壓晶體管模型BSIM3基礎上在源漏兩端增加源漏壓控串聯電阻，等效電路如圖3所示。即使考慮厚道金屬布線的影響采用后仿，其后仿結果與實際測試結果也差異較大。隨著陣列排列方式的不同、厚道金屬布線的不同，其電特性表現都不同，因此目前業界沒有標準的功率晶體管陣列的SPICE模型。

發明內容

本發明所要解決的技術問題是提供一種功率晶體管陣列的等效電路，并依此等效電路進行功率晶體管陣列的精確仿真。

為解決上述問題，本發明所述的一種功率晶體管陣列的等效電路，包含邊角元包、邊緣元包以及中心元包；

所述的邊角元包包含第一標準BSIM3晶體管，所述第一標準BSIM3晶體管的源端接有第一源極電阻，所述第一標準BSIM3晶體管的漏端接有第一漏極電阻；

所述邊緣元包包含第二標準BSIM3晶體管，所述第二標準BSIM3晶體管的源端接有第二源極電阻，所述第二標準BSIM3晶體管的漏端接有第二漏極電阻；

所述中心元包包含第三標準BSIM3晶體管，所述第三標準BSIM3晶體管的源端接有第三源極電阻，所述第三標準BSIM3晶體管的漏端接有第三漏極電阻；

所述的第一源極電阻、第二源極電阻以及第三源極電阻的另一端并聯之后連接第四電阻，第四電阻的另一端為所述功率晶體管陣列的源極；

所述的第一漏極電阻、第二漏極電阻以及第三漏極電阻的另一端并聯之后連接第五電阻，第五電阻的另一端為所述功率晶體管陣列的漏極；

所述第一標準BSIM3晶體管、第二標準BSIM3晶體管以及第三標準BSIM3晶體管的柵極并聯，形成所述功率晶體管陣列的柵極。

本發明所述的功率晶體管陣列的仿真方法，包含兩個步驟：

第一步，構建功率晶體管陣列的等效電路；

第二步，利用構建的功率晶體管陣列的等效電路進行仿真。