[發明專利]半導體器件及其形成方法、提高晶圓切割成品率的方法

在審

• 申請號: 201310745759.8
• 申請日: 2013-12-30
• 公開（公告）號: CN104752325A
• 公開（公告）日: 2015-07-01
• 發明（設計）人: 馬振勇;劉文曉;戴海波;李日鑫
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/522;H01L21/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

1.一種半導體器件的形成方法，其特征在于，包括：

提供晶圓，所述晶圓分為多個芯片區、和位于相鄰兩芯片區之間的切割道；

在所述晶圓上形成層間介質層；

在所述層間介質層中形成對應所述芯片區的多層互連金屬層和多層插塞層，相鄰兩層互連金屬層之間通過插塞層電連接；

在所述層間介質層中形成對應所述切割道的多層偽插塞層，每層偽插塞層包括多個偽插塞。

2.如權利要求1所述的半導體器件的形成方法，其特征在于，每層偽插塞層包括沿所述切割道長度方向的多個偽插塞組，每個偽插塞組包括切割道寬度方向上的多個相互隔開的偽插塞。

3.如權利要求2所述的半導體器件的形成方法，其特征在于，在相鄰兩層偽插塞層中，其中一偽插塞層的偽插塞和另一偽插塞層的偽插塞一一相對。

4.如權利要求3所述的半導體器件的形成方法，其特征在于，在每層偽插塞層的相鄰兩個偽插塞組中，其中一個偽插塞組的多個偽插塞、和另一個偽插塞組的多個偽插塞一一相對。

5.如權利要求2所述的半導體器件的形成方法，其特征在于，在相鄰兩層偽插塞層中，其中一偽插塞層的偽插塞和另一偽插塞層的偽插塞交錯相對。

6.如權利要求1所述的半導體器件的形成方法，其特征在于，所述偽插塞層和同層的插塞層在同一步驟中形成。

7.如權利要求1所述的半導體器件的形成方法，其特征在于，在所述層間介質層中形成包圍對應所述芯片區的多層互連金屬層和插塞層的密封環，所述切割道位于相鄰兩密封環之間。

8.如權利要求1所述的半導體器件的形成方法，其特征在于，所述插塞和偽插塞的材料為鎢或銅。

9.一種半導體器件，其特征在于，包括：

晶圓，所述晶圓分為多個芯片區、和相鄰兩芯片區之間的切割道；

位于所述晶圓上的層間介質層；

位于所述層間介質層中對應芯片區的多層互連金屬層和多層插塞層，相鄰兩互連金屬層之間通過插塞層電連接；

位于所述層間介質層中對應所述切割道的多層偽插塞層，每層偽插塞層包括多個偽插塞。

10.如權利要求9所述的半導體器件，其特征在于，每層偽插塞層包括沿所述切割道長度方向的多個偽插塞組，每個偽插塞組包括切割道寬度方向上的多個相互隔開的偽插塞。

11.如權利要求10所述的半導體器件，其特征在于，在相鄰兩層偽插塞層中，其中一偽插塞層的偽插塞和另一偽插塞層的偽插塞一一相對。

12.如權利要求11所述的半導體器件，其特征在于，在每層偽插塞層的相鄰兩個偽插塞組中，其中一個偽插塞組的多個偽插塞、和另一個偽插塞組的多個偽插塞一一相對。

13.如權利要求10所述的半導體器件，其特征在于，在相鄰兩層偽插塞層中，其中一偽插塞層的偽插塞和另一偽插塞層的偽插塞交錯相對。

14.如權利要求9所述的半導體器件，其特征在于，每層插塞層和一層偽插塞層同層。

15.如權利要求9所述的半導體器件，其特征在于，還包括：位于所述層間介質層中，且包圍對應所述芯片區的多層互連金屬層和插塞層的密封環，所述切割道位于相鄰兩密封環之間。

16.一種提高晶圓切割成品率的方法，其特征在于，包括：

提供權利要求9～15任一項所述的半導體器件；

沿所述切割道，由所述層間介質上表面切割所述半導體器件至所述晶圓的背面，形成多個芯片。

17.如權利要求16所述的提高晶圓切割成品率的方法，其特征在于，在切割所述半導體器件之前，對晶圓背面進行減薄處理。