[發明專利]用于控制時鐘信號的頻率變化的電路

有效

• 申請號: 201310745734.8
• 申請日: 2013-12-30
• 公開（公告）號: CN103916121B
• 公開（公告）日: 2018-12-28
• 發明（設計）人: 梁洪準;文龍煥;金相鎬
• 申請（專利權）人: 硅工廠股份有限公司
• 主分類號: H03L7/099
• 分類號: H03L7/099
• 代理公司: 北京英賽嘉華知識產權代理有限責任公司 11204
• 代理人: 余朦;王艷春

本文中公開了用于控制時鐘信號頻率變化的電路，其用于阻止時鐘信號頻率的不希望的變化。當在基準時鐘信號的相位和反饋時鐘信號的相位已被鎖定的狀態中，基準時鐘信號中生成處于設定范圍之外的頻率變化時，用于生成反饋時鐘信號的控制電壓保持恒定，以使得生成在反饋時鐘信號頻率中的突然變化被阻止。

技術領域

本發明涉及用于控制時鐘信號的電路，更具體地涉及用于控制時鐘信號頻率的變化的電路，該電路能夠控制時鐘信號頻率中不希望且突然的變化。

背景技術

通常，時鐘信號用于在系統內或系統之間的同步，并且多種裝置被設計成基于時鐘信號執行處理。

當接收到的時鐘信號頻率中生成突然變化時，系統無法執行內部處理或系統中生成錯誤。

使用時鐘信號的系統可以是例如液晶顯示器（LCD）。LCD的時序控制器是用于接收外部時鐘信號并且基于時鐘信號執行處理的代表性裝置之一。

時鐘信號可包括例如干凈的時鐘信號和擴頻時鐘（Spread Spectrum Clock，下文中稱為“SSC”）信號。干凈的時鐘信號是指頻率保持恒定的時鐘信號，SSC信號是指頻率隨時間變化以減少電磁干擾（EMI）的時鐘信號。當接收到的時鐘信號的頻率中生成不希望且突然的變化時，使用這種干凈的時鐘信號或SSC信號的系統將無法執行正常處理。

圖1（a）示出了干凈的時鐘信號頻率的突然變化，圖1（b）示出了SSC信號頻率的突然變化。

圖1（a）示出了當不希望且突然的頻率變化（如“A1”）因不明的外部或內部影響生成在用于系統的干凈的時鐘信號中時隨時間變化的頻率變化。

圖1（b）示出了當不希望且突然的頻率變化（如“A2”）因不明的外部或內部影響生成在用于系統的SSC信號中時隨時間變化的頻率變化。

頻率中不希望且突然的變化（如圖1（a）和圖1（b）的“A1”和“A2”）的原因可包括由于外部電路、電源噪聲、接地噪聲以及芯片內的噪聲導致的EMI。

在干凈的時鐘信號或SSC信號與數據或另一時鐘信號相同步的系統中，SSC信號或干凈的時鐘信號頻率中的突然變化可能不維持同步或者可能導致數據丟失。此外，具有頻率突變量的SSC信號或干凈的時鐘信號可偏離系統中可接收的頻率范圍。

因此，如果傳統的系統中生成時鐘信號頻率的突然，則系統無法正常操作并且需要一系列其他處理（例如，重啟系統）以進行正常操作。

通常，可使用鎖相環路（下文中稱為“PLL”）去除干凈的時鐘信號頻率的突然變化（例如，圖1（a）的突然變化）。在這種情況下，為了阻止干凈的時鐘信號頻率的突然變化，PLL需要被設計成具有非常小的環路帶寬。為了使PLL具有非常小的環路帶寬，環路濾波器的電容器需要具有高電容。環路濾波器的電容器的電容的增大導致了增大的芯片尺寸。因此，如果PLL設計成具有非常小的環路帶寬以阻止干凈的時鐘信號頻率的突然變化，則效率非常低。

此外，很難通過控制PLL的環路帶寬控制SSC信號頻率的突然變化（例如，圖1（b）的突然變化）。SSC信號的頻率繼續隨時間變化。因此，如果將PLL設計成具有非常小的環路帶寬時，將使分布式頻率特征惡化。因此，PLL具有可歸因于分布式頻率特征的受限的環路帶寬。因此，無法僅通過控制PLL的環路帶寬去除SSC信號頻率的突然變化。

因此，需要能夠有效阻止時鐘信號如使用在系統中的干凈的時鐘信號或SSC信號的頻率的突然變化的技術。

發明內容

因此，本發明致力于解決現有技術中出現的問題，本發明的目的在于提供用于控制時鐘信號的頻率變化的電路，其能夠阻止時鐘信號（如使用在系統中的干凈時鐘信號或SSC信號）頻率中的突然變化。