[發明專利]晶體管的形成方法

在審

• 申請號: 201310745717.4
• 申請日: 2013-12-30
• 公開（公告）號: CN104752212A
• 公開（公告）日: 2015-07-01
• 發明（設計）人: 周祖源
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種晶體管的形成方法。

背景技術

隨著半導體制造技術的飛速發展，半導體器件正朝著更高的元件密度以及更高的集成度的方向發展。晶體管作為最基本的半導體器件目前正被廣泛應用，因此隨著半導體器件的元件密度和集成度的提高，晶體管的柵極尺寸變得比以往更短。然而，晶體管的柵極尺寸變短會使晶體管產生短溝道效應，進而產生漏電流，最終影響半導體器件的電學性能。目前，現有技術主要通過提高載流子遷移率來提高半導體器件性能。當載流子的遷移率提高，晶體管的驅動電流提高，則晶體管中的漏電流減少，而提高載流子遷移率的一個關鍵要素是提高晶體管溝道區中的應力，因此提高晶體管溝道區的應力可以極大地提高晶體管的性能。

現有技術提高晶體管溝道區應力的一種方法為：在晶體管的源區和漏區形成應力層。其中，PMOS晶體管的應力層材料為硅鍺（SiGe），由于硅鍺和硅具有相同的晶格結構，即“金剛石”結構，而且在室溫下，硅鍺的晶格常數大于硅的晶格常數，因此硅和硅鍺之間存在晶格失配，使應力層能夠向溝道區提供壓應力，從而提高PMOS晶體管溝道區的載流子遷移率性能。相應地，NMOS晶體管的應力層材料為碳化硅（SiC），由于在室溫下，碳化硅的晶格常數小于硅的晶格常數，因此硅和碳化硅之間存在晶格失配，能夠向溝道區提供拉應力，從而提高NMOS晶體管的性能。

圖1是現有技術一種具有應力層的晶體管的剖面結構示意圖，包括：襯底100；位于襯底100表面的柵極結構101；位于柵極結構101兩側襯底100內的應力層102，所述應力層102的側壁具有頂角，所述頂角向柵極結構101底部的襯底100內延伸，所述應力層102的側壁相對于襯底100表面呈“Σ”形；位于柵極結構101兩側應力層102和襯底100內的源區和漏區（未示出）；位于應力層表面的導電插塞103，用于與源區和漏區電連接。其中，當晶體管為PMOS晶體管時，應力層的材料為硅鍺；當晶體管為NMOS晶體管時，應力層的材料為碳化硅。

然而，在現有技術的具有應力層的晶體管中，溝道區的載流子遷移率得到的提高有限，所述晶體管抑制漏電流的能力有限。

發明內容

本發明解決的問題是提供一種晶體管的形成方法，提高晶體管溝道區的載流子遷移率，抑制晶體管的漏電流。

為解決上述問題，本發明提供一種晶體管的形成方法，包括：提供襯底，所述襯底表面具有柵極結構，所述柵極結構兩側的襯底內具有應力層；在所述應力層內摻雜阻擋離子以形成阻擋層，所述阻擋層到應力層表面具有預設距離；采用自對準硅化工藝使位于所述阻擋層表面的部分應力層形成電接觸層，所述電接觸層的材料內包括第一金屬元素，所述第一金屬元素的電阻率低于鎳元素或鈷元素的電阻率，所述阻擋層能夠阻止第一金屬元素的原子向應力層底部擴散。

可選的，所述阻擋離子包括碳離子；形成所述阻擋層的工藝包括：對所述應力層進行第二離子注入工藝，所述第二次離子注入工藝摻雜的離子為碳離子，所述碳離子的注入深度為預設深度。

可選的，所述第二次離子注入工藝參數包括：注入能量為1KeV～10KeV，摻雜濃度為1E14atom/cm³～5E15atom/cm³，注入角度垂直于襯底表面。

可選的，所述阻擋離子還包括鍺離子；形成所述阻擋層的工藝還包括：對所述應力層進行第一次離子注入工藝，所述第一次離子注入工藝摻雜的離子為鍺離子，所述鍺離子的注入深度為預設深度，所述第一次離子注入工藝為非晶化前注入工藝。

可選的，所述第一次離子注入工藝參數包括：注入能量為2KeV～20KeV，摻雜濃度為1E14atom/cm³～5E15atom/cm³，注入角度垂直于襯底表面。

可選的，所述第一金屬元素為銅、鎢或鋁。

可選的，所述自對準硅化工藝包括：在襯底表面形成第二掩膜層，所述第二掩膜層至少暴露出應力層表面；在所述第二掩膜層和應力層表面形成金屬層；采用退火工藝使金屬層內的金屬原子向應力層內擴散，在阻擋層表面形成電接觸層；在所述退火工藝之后，去除剩余的金屬層。

可選的，所述金屬層的材料包括第一金屬元素。

可選的，當所述第一金屬元素為鋁時，所述鋁原子在金屬層內的原子百分比濃度為0.01%～1%。

可選的，所述金屬層的材料還包括鎳元素、鈷元素中的一種或兩種。