[發明專利]基于NCS算法的成像方法以及混合精度浮點協處理器

在審

• 申請號: 201310742912.1
• 申請日: 2013-12-30
• 公開（公告）號: CN103677741A
• 公開（公告）日: 2014-03-26
• 發明（設計）人: 李麗;潘紅兵;于東;黃炎;錢禹;韓峰;何書專;李偉
• 申請（專利權）人: 南京大學
• 主分類號: G06F7/57
• 分類號: G06F7/57;G06F9/30
• 代理公司: 南京匯盛專利商標事務所 32238
• 代理人: 陳揚

技術領域

本發明涉及實時成像領域，尤其涉及一種基于NCS算法的成像方法以及混合精度浮點協處理器。?

背景技術

目前存在很多種實時成像算法，它們的目的都是為了在更短的時間內得到精度更高的圖像。在成像領域，時間的消耗是一個非常敏感的數字，如果耗時過于嚴重，再高的清晰度也沒有意義。NCS就是一種仍然處于研究階段的成像算法，基于軟件實現的NCS算法在耗時上存在很大的問題，其過長的運算時間給NCS算法的實際應用造成了很大的局限，因此，我們將目光轉向速度更快的硬件實現手段。?

采用硬件實現需要考慮成本問題，如若充分考慮協處理器的通用性，全部采用雙精度運算模塊，硬件資源的消耗太過龐大；全部采用單精度運算模塊，NCS算法的成像精度則無法保證，所能達到的精度只有要求的70%左右。?

發明內容

本發明目的在于克服以上現有技術之不足，提供一種基于NCS算法的成像方法以及混合精度浮點協處理器，具體有以下技術方案實現：?

所述基于NCS算法的成像方法，包括?

按步累加運算：構造若干個單精度加法器，通過按步累加運算以每步內對應的地址取數進行累加，按步累加運算的步長為任意值，多個加法器可以并行運行以提高運算速度；?

正余弦運算：通過引入無理數的較小量δ對π進行雙精度補償修正，以降低計算值與真實值的誤差。?

所述的按步累加運算的進一步設計在于，所述地址生成中的按步累加運算指定一步長m，對一長度為n的數據串，進行每m個數據累加求和的運算，最終得到n/m個累加和。?

所述的高精度正余弦運算的進一步設計在于，所述正余弦運算設定待求源數據為θ，以2π-δ表示2π，帶入得到與真實值的誤差為其中δ_p是δ的雙精度表示。?

如所述基于NCS算法的成像方法提出一種混合精度浮點協處理器，包括?

流水線控制模塊，用于配合外部處理器流水操作，完成相應的握手機制，通過與譯碼相應的指令，輸出后續操作需要的控制信號；?

寄存器模塊，用于根據流水線控制模塊輸出的控制信號，存放、輸出臨時數據以及配置信息，并向運算控制模塊輸出控制信號；?

以及運算控制模塊，根據流水線控制模塊以及寄存器模塊的控制信號完成相應的浮點運算并輸出處理結果以及存儲器的讀寫地址。?

所述混合精度浮點協處理器的進一步設計在于，其特征在于所述運算控制模塊包括?

地址生成器，用于生成相應存儲器的讀寫地址；?

數據多路選擇器，根據CDP指令接收并傳輸來自寄存器或存儲器的數據；?

數據處理器，根據不同運算的需求，對運算模塊的輸入做預處理，對運算模塊的的輸出做相應處理以生成最終運算結果；?

以及運算單元，包括若干浮點運算子單元，根據CDP指令調用所述浮點運算子單元完成相應的浮點運算。?

所述混合精度浮點協處理器的進一步設計在于，所述寄存器模塊包括R0～R15，16個寄存器，R0～R7為通用寄存器，位寬64位，用于存放臨時數據；R8～R15為專用寄存器，位寬32位，用于存放配置信息。?

本發明的優點如下：?

1）采用雙精度運算模塊提高成像精度；?

2）刪減不必要的運算模塊以節約成本；?

3）硬件實現了按步累加和復數求模，大幅提升運算速度；?

4）對于按步累加和復數求模，僅需調用相應指令，顯著降低了軟件編程難度。?

附圖說明

圖1協處理器組織結構圖.?

圖2協處理器結構和端口示意圖.?

圖3按步累加模塊專用地址生成功能模塊示意圖。?

圖4按步累加模塊端口示意圖。?

圖5高精度正余弦算法示意圖。?

圖6MCR/MRC、CDP指令編碼。?

具體實施方式

下面結合附圖對本發明方案進行詳細說明。?

經過對NCS算法的深入研究，誤差主要發生在對107量級數據求正余弦運算上，對于107量級的數據，單精度表示僅能精確到十位，個位和小數位都是不精確的，這就給正余弦運算的進度帶來極大的誤差。因此，在本設計中，將該正余弦運算之前的與其相關的運算改為雙精度，并采用本發明特有的高精度正余弦算法。實際論證表明，這種做法能將最后的圖像精度顯著提升到97.5%。?