[發明專利]用于自動雙相時鐘計時的系統、方法和計算機程序產品

有效

• 申請號: 201310741930.8
• 申請日: 2013-12-27
• 公開（公告）號: CN104038182A
• 公開（公告）日: 2014-09-10
• 發明（設計）人: 威廉·J·達利
• 申請（專利權）人: 輝達公司
• 主分類號: H03K3/02
• 分類號: H03K3/02;G06F1/06
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;謝栒

技術領域

本發明涉及電路，具體而言涉及電路的雙相時鐘計時（clocking）。

背景技術

微處理器和圖形處理器這類常規裝置一般而言都依靠邊沿觸發式觸發器來使數據路徑管線化（pipeline）以及實現順序邏輯。當兩個邊沿觸發式觸發器之間的邏輯有稍許延遲時，尤其是當該延遲接近達到適當的操作所需要的保持時間時，通過時序工具在該路徑中插入附加電路以解決保持時間違例（violation）。除為了確保保持時間違例得到解決外，并不希望插入附加電路，原因在于附加電路會占用管芯（die）上的空間并且在工作期間會消耗功率。

因而，存在對減小保持時間違例和/或解決與現有技術相關聯的其他問題的需要。

發明內容

本發明公開了一種用于將設計從邊沿觸發時鐘計時轉換為雙相非重疊時鐘計時的系統、方法和計算機程序產品。所述方法包括下列步驟：用包含第一鎖存器電路和第二鎖存器電路的鎖存器對替換與組合邏輯電路相連的邊沿觸發式觸發器；以及基于時序信息來確定所述組合邏輯電路的中點。將所述第二鎖存器電路擴展（propagate）到所述組合邏輯電路的中點，并給鎖存器電路提供雙相非重疊時鐘信號。

附圖說明

圖1A示出了根據一個實施例的、帶有組合邏輯電路分割塊（split）的使用邊沿觸發時鐘計時來管線化的路徑；

圖1B示出了根據一個實施例的、轉換為使用雙相非重疊時鐘計時的圖1A所示的路徑；

圖1C示出了根據一個實施例的、帶有分布在鎖存器之間的分割后的組合邏輯電路的圖1B所示的路徑；

圖2示出了根據一個實施例的、用于將電路設計從邊沿觸發時鐘計時轉換為雙相非重疊時鐘計時的方法的流程圖；

圖3A示出了根據一個實施例的非還原靜態鎖存器電路；

圖3B示出了根據一個實施例的與還原邏輯相連的非還原靜態鎖存器電路；

圖3C示出了根據一個實施例的雙相非重疊時鐘信號的時序圖；

圖3D示出了根據一個實施例的脈沖發生電路；

圖4A示出了根據一個實施例的帶有掃描的轉換為使用雙相非重疊時鐘計時的路徑；

圖4B示出了根據一個實施例的帶有掃描電路的非還原主鎖存器；

圖5A示出了根據一個實施例的既使用雙相非重疊時鐘計時又使用邊沿觸發時鐘計時的路徑；

圖5B示出了根據一個實施例的、用于將電路設計從邊沿觸發時鐘計時轉換為雙相非重疊時鐘計時的方法的流程圖；

圖6A示出了根據一個實施例的、包含轉換為使用雙相非重疊時鐘計時的設計的處理器/芯片的框圖；以及

圖6B示出了一示例性系統，在該系統內可以實現前述各種實施例的各種架構和/或功能。

具體實施方式

通過將電路設計轉換為使用雙相非重疊時鐘進行時鐘計時（clock）的鎖存器，可以改進使用邊沿觸發式觸發器的電路設計的時序性能。由于雙相時鐘計時使用雙相非重疊時鐘信號以分開啟動主鎖存器和從鎖存器，因而可消除保持時間違例（violation）。無需將附加電路插入路徑中來解決保持時間違例。而且，兩個相位之間的時間借用（time?borrowing）可使電路對時鐘抖動（jitter）和偏移（skew）的敏感度降低，進一步改進時序余量（timing?margin）。

圖1A示出了根據一個實施例的、帶有經過分割的組合邏輯的包含使用邊沿觸發時鐘計時的觸發器105的管線路徑100。組合邏輯已分割成兩部分，具有近似相等的延遲的邏輯電路110和115。組合邏輯是在中點處加以分割的，所述中點為一節點，其中一信號從觸發器105的輸出端經過邏輯電路110的擴展延遲（propagation?delay）近似等于該信號經過邏輯電路115到觸發器105的輸入端的擴展延遲。在一個實施例中，所述中點是用生成用于管線路徑100的時序信息的常規的時序分析工具來加以識別的。