[發明專利]低時鐘能量雙邊沿觸發的觸發器電路

有效

• 申請號: 201310741635.2
• 申請日: 2013-12-27
• 公開（公告）號: CN104009752B
• 公開（公告）日: 2017-11-17
• 發明（設計）人: 威廉·J·達利
• 申請（專利權）人: 輝達公司
• 主分類號: H03K19/094
• 分類號: H03K19/094
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 董巍,謝栒

技術領域

本發明涉及電路，并且，更具體地，涉及觸發器電路。

背景技術

使用在高性能數字系統中的諸如微處理器和圖形處理器的常規設備可能基于處理工作量而具有變化的電流需求。功率損耗是常規集成電路中的重要問題。常規數字集成電路中消散的大部分功率消耗在時鐘網絡中。由觸發器由于數據躍遷而消耗的能量的量很小，因為活動因數相當低，即觸發器的數據輸入切換的時間部分，典型地約5-10%。相反，當確定常規集成電路中的鎖存器和觸發器所消耗的能量時，時鐘輸入負載和時鐘能量是日益重要的要考慮的度量。將時鐘開關電容降低給定的量與將數據開關電容降低相同量相比產生10倍的節能。

因此，存在對降低電路的時鐘輸入負載和/或解決與現有技術相關聯的其他問題的需要。

發明內容

提供觸發器電路和用于操作觸發器電路的方法。操作觸發器電路的方法包括當時鐘信號確立時將觸發器電路的子電路耦連到接地并將子電路從電源解耦。子電路生成觸發信號，其包括第一對信號和第二對信號。當時鐘信號確立時第一對信號被評估、第二對信號的電平被維持，并且當時鐘信號確立時輸出信號基于觸發信號躍遷以等于輸入信號。

操作觸發器電路的另一方法包括當輸入信號為高、輸出信號為低、并且時鐘信號取非時生成第一設置信號；當輸入信號為高、輸出信號為低、并且時鐘信號確立時生成第二設置信號；當輸入信號為低、輸出信號為高、并且時鐘信號取非時生成第一重置信號；以及當輸入信號為低、輸出信號為高、并且時鐘信號確立時生成第二重置信號。當存在第一設置信號和第二設置信號確立、或第一重置信號和第二重置信號確立兩種情況之一時，觸發器電路的輸出信號躍遷以等于輸入信號。

雙邊沿觸發的觸發器電路包括第一觸發子電路、第二觸發子電路以及鎖存器子電路。第一觸發子電路耦連到第一時鐘使能的晶體管，該第一時鐘使能的晶體管當時鐘信號取非時將第一觸發子電路耦連到電源并當時鐘信號確立時將第一觸發子電路從電源解耦。第二觸發子電路耦連到第二時鐘使能的晶體管，該第二時鐘使能的晶體管當時鐘信號確立時將第二觸發子電路耦連到接地并當時鐘信號取非時將第二觸發子電路從接地解耦。第一觸發子電路生成觸發信號的第一觸發信號并且第二觸發子電路生成觸發信號的第二觸發信號。鎖存器子電路接收觸發信號并基于觸發信號使輸出躍遷以等于輸入。

另一雙邊沿觸發的觸發器電路包括鎖存器子電路、第一觸發子電路、第二觸發子電路、第三觸發子電路以及第四觸發子電路。鎖存器子電路配置為接收包括第一設置信號、第二設置信號、第一重置信號以及第二重置信號的觸發信號并基于觸發信號使輸出躍遷以等于輸入。第一觸發子電路當輸入為高、輸出為低、并且時鐘信號取非時生成第一設置信號。第二觸發子電路當輸入為高、輸出為低、并且時鐘信號確立時生成第二設置信號。第三觸發子電路當輸入為低、輸出為高、并且時鐘信號取非時生成第一重置信號。第四觸發子電路當輸入為低、輸出為高、并且時鐘信號確立時生成第二重置信號。

附圖說明

圖1A示出根據一個實施例的雙邊沿觸發的觸發器電路；

圖1B示出根據一個實施例的、用于操作圖1A的雙邊沿觸發的觸發器電路的方法的流程圖；

圖2A示出根據一個實施例的、圖1A中示出的S0子電路；

圖2B示出根據一個實施例的、圖1A中示出的S1子電路；

圖2C示出根據一個實施例的、圖1A中示出的R0子電路；

圖2D示出根據一個實施例的、圖1A中示出的R1子電路；

圖3示出根據一個實施例的、圖1A中示出的RS子電路；

圖4A示出根據一個實施例的、用于圖2A中示出的S0子電路的狀態表；

圖4B示出根據一個實施例的、用于圖2B中示出的S1子電路的狀態表；

圖4C示出根據一個實施例的、用于圖2C中示出的R0子電路的狀態表；

圖4D示出根據一個實施例的、用于圖2D中示出的R1子電路的狀態表；

圖4E示出根據一個實施例的、用于圖1A中示出的雙邊沿觸發的觸發器電路的時序圖；

圖5是根據一個實施例的、示出包括圖1A中示出的觸發器電路的處理器/芯片的框圖；以及

圖6示出其中可實現各先前實施例的各種架構和/或功能性的例示性系統。

具體實施方式