[發明專利]基帶芯片及其數據處理方法

在審

• 申請號: 201310727930.2
• 申請日: 2013-12-25
• 公開（公告）號: CN104753830A
• 公開（公告）日: 2015-07-01
• 發明（設計）人: 梁景新;董宇
• 申請（專利權）人: 展訊通信（上海）有限公司
• 主分類號: H04L25/02
• 分類號: H04L25/02;H04L12/02;G06F9/48
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳靖靚;駱蘇華

技術領域

本發明涉及通信領域，尤其涉及一種基帶芯片及其數據處理方法。

背景技術

現有的通信系統中，通信終端的基帶芯片通常由一個協議處理器，一個數字信號處理（DSP，Digital?Signal?Processing）內核，加上多個硬件加速器組成，硬件加速器通常與DSP內核緊密耦合。例如，請參考圖1所示，基帶處理架構以DSP內核為控制核心，所有的硬件加速器21～2n，直接內存存取（DMA，Direct?Memory?Access）都需要由DSP內核配置后才能工作，并且數據在所有的硬件加速器和DSP內核、DMA之間的流動，也都需要DSP內核來進行配置。

在數據處理過程中，當需要某個硬件加速器處理某些數據時，由DSP內核通過總線訪問該硬件加速器的寄存器，配置處理參數，啟動該硬件加速器進行處理；當硬件加速器完成處理后，通過中斷提請DSP內核處理其完成的輸出。

然而，現有的基帶芯片架構由于所有的硬件加速器都需要DSP內核配合才能工作，這就使得DSP內核的處理負荷較大。并且還存在以下問題：

DSP內核需要有很高的資源配置，包括高的工作頻率和大容量的本地存儲器（Memory），這些都帶來了高的能耗。

由于數據的處理和流動均需要DSP內核的介入，當多個硬件加速器同時需要DSP內核介入時，DSP內核只能串行處理，這就使得基帶芯片實時性能下降。

現有的基帶芯片架構在2G/3G時代尚能滿足需求，但是到了LTE時代，隨著幀結構的縮短，單位時間內需要DSP內核進行的中斷處理越來越多，越來越復雜。因為所有的硬件加速器都需要DSP內核配合才能工作，這就產生了DSP內核的處理瓶頸。

DSP內核本身帶有很多計算存儲資源，并且工作在很高的頻率上，即使任何一個簡單的中斷都需要把DSP內核從正常處理或者睡眠中帶出，這些計算存儲資源產生了額外的耗電。這種強大的DSP內核加上周邊“愚蠢”的硬件加速器的結構已經導致了LTE基帶芯片性能的瓶頸和嚴重的發熱問題。

發明內容

本發明實施例解決的是現有的基帶芯片架構使得數字信號處理內核的處理負荷大，進而導致芯片性能低的問題。

為解決上述問題，本發明實施例提供一種基帶芯片，包括：數字信號處理內核、若干硬件加速器和對應的控制器、消息網絡和數據網絡；所述數字信號處理內核適于通過所述消息網絡向控制器傳輸配置消息，所述配置消息用于配置硬件加速器；所述控制器適于通過所述消息網絡向其他控制器傳輸配置消息；所述數字信號處理內核和硬件加速器適于通過所述數據網絡共享數據。

可選的，所述控制器還適于通過所述消息網絡向所述數字信號處理內核傳輸通知消息，所述通知消息用于通知所述數字信號處理內核通過所述數據網絡讀取數據。

可選的，所述基帶芯片還包括分別對應于所述數字信號處理內核和控制器的若干消息存儲單元；所述數字信號處理內核和控制器適于通過所述消息網絡向消息存儲單元寫入消息；所述數字信號處理內核和控制器適于從對應的消息存儲單元讀取消息。

可選的，所述基帶芯片還包括消息池，所述數字信號處理內核和控制器適于通過所述消息網絡訪問所述消息池。

可選的，所述基帶芯片還包括數據池，所述數字信號處理內核和硬件加速器適于通過所述數據網絡訪問所述數據池。

可選的，所述消息網絡為低速網絡，所述數據網絡為高速網絡。

可選的，所述消息網絡采用總線結構或片上網絡。

可選的，所述數據網絡采用總線結構或片上網絡。

可選的，所述控制器為微控制單元。

為解決上述問題，本發明實施例還提供一種上述基帶芯片的數據處理方法，包括：所述數字信號處理內核和第一控制器通過所述消息網絡傳輸第一配置消息；所述第一控制器基于所述第一配置消息配置對應的第一硬件加速器；所述數字信號處理內核和所述第一硬件加速器通過所述數據網絡傳輸第一數據；所述第一硬件加速器處理所述第一數據以獲得第二數據；所述第一控制器和第二控制器通過所述消息網絡傳輸第二配置消息；所述第二控制器基于所述第二配置消息配置對應的第二硬件加速器；所述第一硬件加速器和所述第二硬件加速器通過所述數據網絡傳輸第二數據；所述第二硬件加速器處理所述第二數據以獲得第三數據。