[發明專利]一種改進的差分架構SONOS Flash存儲單元

無效

• 申請號: 201310723107.4
• 申請日: 2013-12-25
• 公開（公告）號: CN103745748A
• 公開（公告）日: 2014-04-23
• 發明（設計）人: 翁宇飛;姜偉;張其笑;胡玉青;李二亮
• 申請（專利權）人: 蘇州寬溫電子科技有限公司
• 主分類號: G11C16/26
• 分類號: G11C16/26
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及Flash存儲器領域，具體涉及一種改進的差分架構SONOS?Flash存儲單元。?

背景技術

Flash是一種非易失性的存儲器，具有存儲容量大、數據保存時間長的特點，其擦寫次數多達10萬次，數據更新速度比EEPROM要快很多，在斷電的情況下也能保存數據，常用來保存一些重要的配置信息。?

1988年，Intel公司的?S.?Tam等人在文獻?“A?High?Density?CMOS?1-T?Electrically?Erasable?Non-Volatile?(Flash)?Memory?Technology”中提出了經典的ETOX(?Elect?ron?T?unneling?Ox?ide?device?)?FLASH結構,?至今,?大部分新的結構都是從它的基礎上發展而來。其架構如圖1所示，主要由襯底、隧道氧化層、多晶浮柵(?FG)?、柵間絕緣層和多晶控制柵(?CG)?組成。Flash?存儲器是通過向浮柵中注入或拉出電子來實現“寫”或“擦”。由于浮柵中電子的變化,?存儲單元的閾值電壓也會隨之而改變,向浮柵中注入電子時,?閾值電壓升高,定義為“1”;將浮柵中的電子拉出定義為“0?”。?

MLC(Multi-level?Cell)技術，這是INTEL提出的一種旨在提高存儲密度的新技術。通常數據存儲中存在一個閾值電壓，低于這個電壓表示數據0，高于這個電壓表示數據1，所以一個基本存儲單元（即一個場效應管）可存儲一位數據（0或者1）。現在將閾值電壓變為4種，則一個基本存儲單元可以輸出四種不同的電壓，令這四種電壓分別對應二進制數據00、01、10、11，則可以看出，每個基本存儲單元一次可存儲兩位數據（00或者01或者10或者11）。如果閾值電壓變為8種，則一個基本存儲單元一次可存儲3位數據。閾值電壓越多，則一個基本存儲單元可存儲的數據位數也越多。這樣一來，存儲密度大大增加，同樣面積的硅片上就可以做到更大的存儲容量。不過閾值電壓越多，干擾也就越嚴重，對設計工藝的要求很高。?

由于浮動柵結構(Floating?Gate)非揮發性存儲器件,?擦和寫過程需要高電壓,?將浮動柵結構非揮發性存儲器件,?與CMOS?器件整合在一起,?越來越困難.?另外,?隨著浮動柵結構存儲器件尺寸的縮小,?過度擦除和反常漏電流都現得越來越嚴重;?在這樣的情況下,?三十多年前就被提出的SONOS(Silicon-Oxide-Nitirde-Oxide-Sil?-icon)器件又重新被關注。除了小的器件尺寸之外,?SONOS?還具有很多優勢,?如好的耐久性,?低操作電壓和低功率,?工藝過程簡單并與標準CMOS?工藝兼容。圖?2?是SONOS?存儲器件的截面圖,?最上面是多晶硅柵,?在柵和俘獲電荷的氮化硅層之間為調度二氧化硅層,?在氮化硅層和硅基底，之間為隧穿二氧化硅層。一般認為,?寫過程機制是FN?隧穿和溝道熱電子注入;?擦除過程機制是FN?隧穿和熱空穴增強注入。?

在專利US6847556B2?“Method?for?operating?NOR?type?flash?memory?device?including?SONOS?cells”?中，三星電子有限公司提出一種用SONOS?CELL來實現NOR?FLASH構架的一種方法，由于這種NOR構架在編程時無法通過FN隧穿原理來編程單一的存儲單元，所以在編程時采用了溝道熱電子注入原理，在擦出時采用了FN隧穿和熱空穴注入原理。但隨著近年來集成電路工藝的不斷進步，器件的尺寸越來越小，器件編程前后可區分的電流范圍也越來越小，電流范圍的局限嚴重限制了參考電路的阻抗選擇，很容易帶來阻抗不匹配問題，造成讀取錯誤。?

有鑒于此，有必要提出一種改進的SONOS存儲單元結構來優化這些問題。?

發明內容

本發明的目的在于克服現有技術存在的以上問題，提供一種改進的差分架構Flash存儲單元，在傳統單個SONOS存儲單元的基礎上，讀取時采用兩條支路對比輸入差分放大器，避免了采用基準電路帶來的不匹配問題，極大地提高了讀取的穩定性。?

為實現上述技術目的，達到上述技術效果，本發明通過以下技術方案實現：?

一種改進的差分架構SONOS?Flash存儲單元，包括兩個完全相同的SONOS晶體管M1和M2，所述M1和M2的柵極相連，作為整個存儲單元的字線，所述M1和M2的漏極分別連接存儲單元的兩根源線SL1和SL2，所述M1和M2的源極分別作為存儲單元的兩根位線BL1和BL2。