[發(fā)明專利]處理器用指令存儲系統

有效

• 申請?zhí)枺?/td>: 201310722652.1
• 申請日: 2013-12-24
• 公開（公告）號: CN103810117B
• 公開（公告）日: 2017-03-22
• 發(fā)明（設計）人: 鄭茳;肖佐楠;匡啟和;竺際隆;張艷麗;李利
• 申請（專利權）人: 蘇州國芯科技有限公司
• 主分類號: G06F12/02
• 分類號: G06F12/02;G06F12/0877
• 代理公司: 蘇州創(chuàng)元專利商標事務所有限公司32103
• 代理人: 馬明渡,王健

1.?一種處理器用指令存儲系統，包括CPU處理單元（1）、指令存儲器（2）和高速緩存單元（3）；其特征在于：所述高速緩存單元（3）包括地址路徑模塊（4）、數據路徑模塊（5）、控制邏輯模塊（6）和指令存儲模塊（7）；所述地址路徑模塊（4）位于CPU處理單元（1）和指令存儲器（2）之間，用于將來自CPU處理單元（1）的指令讀/編程地址信息傳輸到指令存儲器（2）；所述數據路徑模塊（5）位于CPU處理單元（1）和指令存儲器（2）之間，用于響應CPU處理單元（1）的讀請求將位于指令存儲器（2）內的指令信息傳輸給CPU處理單元（1），或者，響應CPU處理單元（1）發(fā)出的指令編程操作，改變指令存儲器（2）內的指令內容；所述控制邏輯模塊（6）根據來自CPU處理單元（1）的讀/編程控制信號和來自指令存儲器（2）的響應信號，控制地址路徑模塊（4）和數據路徑模塊（5）；

所述指令存儲模塊（7）存儲若干個指令段，該指令段由指令地址位、指令狀態(tài)位和指令數據位組成，所述指令數據位用于存儲來自指令存儲器（2）的指令信息，所述指令地址位用于存儲指令數據位中指令信息在指令存儲器（2）中對應的指令地址信息，所述指令狀態(tài)位用于標識所述指令段中指令信息是否有效；

所述指令存儲模塊（7）包括指令數據寄存器（71）、指令地址寄存器（72）、狀態(tài)寄存器（73），所述指令數據寄存器（71）用于集中存放所述若干個指令段中各自的指令信息，所述指令地址寄存器（72）用于集中存放所述若干個指令段中各自的指令地址信息，所述狀態(tài)寄存器（73）用于集中存放所述若干個指令段中各自的有效狀態(tài)信息；

當CPU處理單元（1）向所述指令存儲器（2）進行指令編程操作時，如果指令地址寄存器（72）內指令地址信息與所述指令編程操作的指令地址信息匹配，則狀態(tài)寄存器（73）中相應的指令狀態(tài)位置“0”即無效；當CPU處理單元（1）向所述指令存儲器（2）讀指令信息時，讀出的指令信息會根據其地址填充到所述指令數據寄存器（71）相應位置，同時，指令地址寄存器（72）存放讀出的指令信息在指令存儲器（2）的地址信息，且狀態(tài)寄存器（73）中相應的指令狀態(tài)位置“1”即有效。

2.?根據權利要求1所述的處理器用指令存儲系統，其特征在于：所述指令數據位存放至少2個指令信息。