[發明專利]時鐘信號控制器

在審

• 申請號: 201310717347.3
• 申請日: 2013-12-23
• 公開（公告）號: CN104734672A
• 公開（公告）日: 2015-06-24
• 發明（設計）人: 何艷;何鷗;趙薇
• 申請（專利權）人: 國際商業機器公司
• 主分類號: H03K5/00
• 分類號: H03K5/00
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 酆迅;張寧

■技術領域

本發明涉及電路技術，更具體地說，涉及時鐘信號控制器。

■背景技術

時鐘信號的質量很大程度上決定了集成電路的性能。在傳統的設計中，采用時鐘樹(clock?tree)技術來提供時鐘信號。在時鐘樹中，原始的時鐘信號從時鐘源輸出。理論上講，該時鐘信號可以直接提供給所有使用該時鐘信號的元件，例如寄存器或鎖存器。但實際上，由于時鐘路徑太長，該時鐘信號的驅動能力會變弱。這時就需要在時鐘路徑上加入反相器或緩沖器，用來增強時鐘信號的驅動能力。可以理解，增強后的時鐘信號，其驅動能力可能會再次變弱，從而需要再次加入反相器或緩沖器。從整個時鐘路徑上來看，這些加入的反相器或緩沖器形成樹狀結構中的節點。

本領域技術人員可以理解，時鐘信號在時鐘路徑上的傳播是有延遲的。如前所述，在從時鐘源到使用時鐘信號的元件的時鐘路徑上，包括若干個反相器或緩沖器。這些反相器或緩沖器是造成所述延遲的一個重要因素。反相器或緩沖器所造成的延遲受所述反相器或緩沖器的制造工藝、運行溫度、電源噪聲等許多因素的影響，具有很大的不確定性。這種具有不確定性的延遲對集成電路的性能造成了很大的不利影響。例如，在數據路徑上前后相鄰的兩個元件，其時鐘信號可能來自于不同的時鐘路徑；如果這兩個時鐘信號嚴重地不同步，那么就會導致這兩個元件無法彼此配合工作。隨著芯片工作頻率即時鐘信號的頻率越來越高，這種不利影響變得越來越顯著。

為了克服上述問題，發展了時鐘網格(clock?mesh)技術。時鐘網格技術在芯片的一定范圍內實現時鐘信號的同步。具體而言，通過時鐘網格技術，可以在所述范圍內形成一個網狀的結構，這個結構上各個點的時鐘信號可以看做是同步的。相應地，該范圍之內的各個元件就近從該網狀結構上獲得時鐘信號，從而這些元件被同步的時鐘信號所驅動。

對于具有復雜功能的大型集成電路而言，從功耗的角度和布線的角度來看，時鐘網格只能在芯片的某個局部實現。此外，時鐘網格技術通常在所述范圍是規則形狀的情況下才能取得良好的性能。然而，在很多場合，芯片中往往包括很多時鐘域(clock?domain)，并且這些時鐘域并不具有規則的形狀。因此，很難為這些時鐘域分別建立對應的時鐘網格。

因此，需要一種新的解決方案來處理時鐘信號不同步的問題。

■發明內容

本發明實施例提供時鐘信號控制器，以便將不同步的時鐘信號變為同步的時鐘信號。

根據本發明實施例的一種時鐘信號控制器，包括：第一晶體管，其源極和漏極中的一個連接到工作電平，另一個連接到第一連接點，柵極連接到第一時鐘信號輸入端；第二晶體管，其源極和漏極中的一個連接到第一連接點，另一個連接到參考電平，柵極連接到第一時鐘信號輸入端；第三晶體管，其源極和漏極中的一個連接到工作電平，另一個連接到第二連接點，柵極連接到第二時鐘信號輸入端；和第四晶體管，其源極和漏極中的一個連接到工作電平，另一個連接到第二連接點，柵極連接到第二時鐘信號輸入端；其中所述第一連接點和第二連接點連接到第一時鐘信號輸出端，其中所述第一晶體管和第二晶體管是互補類型的晶體管，并且其中所述第三晶體管和第四晶體管是互補類型的晶體管。

根據本發明實施例的時鐘信號控制器，進一步包括：第五晶體管，其源極和漏極中的一個連接到工作電平，另一個連接到第三連接點，柵極連接到第一時鐘信號輸入端；第六晶體管，其源極和漏極中的一個連接到第三連接點，另一個連接到參考電平，柵極連接到第一時鐘信號輸入端；第七晶體管，其源極和漏極中的一個連接到工作電平，另一個連接到第四連接點，柵極連接到第二時鐘信號輸入端；和第八晶體管，其源極和漏極中的一個連接到工作電平，另一個連接到第四連接點，柵極連接到第二時鐘信號輸入端；所述第三連接點和第四連接點連接到第二時鐘信號輸出端；所述第一時鐘信號輸出端和第二時鐘信號輸出端中的一個經反向后連接到數據選擇器的一個數據信號輸入端，另一個連接到數據選擇器的另一個數據信號輸入端，所述數據選擇器的輸出端連接到D觸發器的時鐘輸入端，所述D觸發器的Q端連接到第三時鐘信號輸出端。所述D觸發器的Q端經反相后連接到所述D觸發器的D端，并且連接到所述數據選擇器的選擇信號輸入端；其中所述第五晶體管和第六晶體管是互補類型的晶體管，并且其中所述第七晶體管和第八晶體管是互補類型的晶體管。

根據本發明實施例提供的技術方案，可以將不同步的時鐘信號轉換為同步的時鐘信號。

■附圖說明