[發(fā)明專利]一種下行同步系統(tǒng)及方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201310714938.5
• 申請(qǐng)日: 2013-12-23
• 公開(kāi)（公告）號(hào): CN104735771A
• 公開(kāi)（公告）日: 2015-06-24
• 發(fā)明（設(shè)計(jì)）人: 曾獻(xiàn)敏;盧芳仕;焦博;卓開(kāi)泳;康忠林
• 申請(qǐng)（專利權(quán)）人: 福建京奧通信技術(shù)有限公司
• 主分類號(hào): H04W56/00
• 分類號(hào): H04W56/00
• 代理公司: 無(wú)
• 代理人: 無(wú)

1.一種下行同步系統(tǒng)，其特征在于：包括：

第一天線，用于實(shí)現(xiàn)與基站之間的信號(hào)的雙向傳輸；

第二天線，用于實(shí)現(xiàn)與移動(dòng)終端之間的信號(hào)的雙向傳輸；

第一LTE-TDD上下行切換開(kāi)關(guān)，用于實(shí)現(xiàn)信號(hào)連通方式的切換；

第二LTE-TDD上下行切換開(kāi)關(guān)，用于實(shí)現(xiàn)信號(hào)連通方式的切換；

一模數(shù)轉(zhuǎn)換處理單元，其用于將模擬中頻信號(hào)數(shù)字化；

第一復(fù)混頻處理單元，其用于產(chǎn)生所需頻率并進(jìn)行信道混頻；

一數(shù)字下變頻處理單元，其用于信道抽取與濾波；

一LTE-TDD下行同步處理單元：其用于對(duì)下行信號(hào)進(jìn)行同步處理，以判斷下行同步時(shí)刻；

一LTE-TDD上下行切換控制單元：根據(jù)下行同步時(shí)刻，對(duì)第一天線和第二天線進(jìn)行開(kāi)關(guān)控制以實(shí)現(xiàn)信號(hào)連通方式的切換；

一數(shù)字上變頻處理單元，其用于將低速率基帶信號(hào)上變頻至中頻；

第二復(fù)混頻處理單元，其用于產(chǎn)生所需頻率并進(jìn)行信道混頻；

一數(shù)模轉(zhuǎn)換處理單元，其用于將數(shù)字中頻信號(hào)轉(zhuǎn)為模擬輸出；

上述模塊的連接關(guān)系如下：第一天線和第二天線的信號(hào)接收端分別接至第一LTE-TDD上下行切換開(kāi)關(guān)的信號(hào)輸入端，以將第一天線和第二天線所接收的天線信號(hào)傳輸給第一LTE-TDD上下行切換開(kāi)關(guān)；第一天線和第二天線的信號(hào)發(fā)送端分別接至第二LTE-TDD上下行切換開(kāi)關(guān)的信號(hào)輸出端，以將第二LTE-TDD上下行切換開(kāi)關(guān)輸出的信號(hào)通過(guò)第一天線或第二天線發(fā)送出去；第一LTE-TDD上下行切換開(kāi)關(guān)的輸出端接模數(shù)轉(zhuǎn)換處理單元的輸入端；模數(shù)轉(zhuǎn)換處理單元的輸出端接至第一復(fù)混頻處理單元的輸入端；第一復(fù)混頻處理單元的輸出端接數(shù)字下變頻處理單元的輸入端；數(shù)字下變頻處理單元的輸出端接LTE-TDD下行同步處理單元的輸入端和數(shù)字上變頻處理單元的輸入端；數(shù)字上變頻處理單元的輸出端接第二復(fù)混頻處理單元的輸入端；第二復(fù)混頻處理單元的輸出端接數(shù)模轉(zhuǎn)換處理單元的輸入端；數(shù)模轉(zhuǎn)換處理單元的輸出端接第二LTE-TDD上下行切換開(kāi)關(guān)的輸入端；LTE-TDD下行同步處理單元的輸出端接LTE-TDD上下行切換控制單元的輸入端；LTE-TDD上下行切換控制單元的輸出端分別接第一LTE-TDD上下行切換開(kāi)關(guān)的控制端和第二LTE-TDD上下行切換開(kāi)關(guān)的控制端，LTE-TDD上下行切換控制單元向第一LTE-TDD上下行切換開(kāi)關(guān)和第二LTE-TDD上下行切換開(kāi)關(guān)輸出控制信號(hào)，控制第一LTE-TDD上下行切換開(kāi)關(guān)和第二LTE-TDD上下行切換開(kāi)關(guān)的切換動(dòng)作；

其中，所述LTE-TDD下行同步處理單元包括：

第一計(jì)數(shù)器模塊，其用于控制移位寄存器模塊的輸出；?

一移位寄存器模塊，其輸入端接于數(shù)字下變頻處理單元的輸出端和第一計(jì)數(shù)器模塊的輸出端；該移位寄存器模塊的地址可讀，其至少包括用于存儲(chǔ)數(shù)字下變頻處理單元的I路數(shù)據(jù)的第一移位寄存器模塊，以及用于存儲(chǔ)數(shù)字下變頻處理單元的Q路數(shù)據(jù)的第二移位寄存器模塊，其中，I路數(shù)據(jù)和Q路數(shù)據(jù)各為64個(gè)；

第二計(jì)數(shù)器模塊，用于控制LTE-TDD下行同步碼存儲(chǔ)模塊的輸出；?

一LTE-TDD下行同步碼存儲(chǔ)模塊，其輸入端接于第二計(jì)數(shù)器模塊的輸出端；其至少包括存儲(chǔ)下行主同步碼的第一LTE-TDD下行同步碼存儲(chǔ)模塊，和存儲(chǔ)下行輔同步碼的第二LTE-TDD下行同步碼存儲(chǔ)模塊，其中，下行主同步碼和下行輔同步碼用于互相關(guān)；

復(fù)數(shù)乘法器模塊，其輸入端接于移位寄存器模塊的輸出端和LTE-TDD下行同步碼存儲(chǔ)模塊的輸出端，其用于進(jìn)行復(fù)數(shù)乘法運(yùn)算；?

一累加器模塊，其輸入端接于復(fù)數(shù)乘法器模塊的輸出端，用于對(duì)移位寄存器模塊和LTE-TDD下行同步碼存儲(chǔ)模塊中的實(shí)部數(shù)據(jù)和虛部數(shù)據(jù)分別進(jìn)行累加處理并輸出端累加結(jié)果；

一絕對(duì)值模塊，其輸入端接于累加器模塊的輸出端，用于對(duì)累加器模塊輸出的累加結(jié)果進(jìn)行取絕對(duì)值運(yùn)算；

一加法器模塊，其輸入端接于絕對(duì)值模塊的輸出端，用于將絕對(duì)值模塊輸出的I路數(shù)據(jù)和Q路數(shù)據(jù)相加，得到互相關(guān)的結(jié)果；

一下行同步判定模塊，其輸入端接于加法器模塊的輸出端，將加法器模塊輸出的互相關(guān)結(jié)果與預(yù)設(shè)的門(mén)限值比較，并輸出判斷結(jié)果；

上述模塊的連接關(guān)系如下：第一移位寄存器模塊的輸入端連接數(shù)字下變頻處理單元的輸出端，用于接收并存儲(chǔ)數(shù)字下變頻處理單元的輸出數(shù)據(jù)，第二移位寄存器模塊的輸入端連接第一計(jì)數(shù)器模塊的輸出端，讀取移位寄存器模塊的數(shù)據(jù)并且輸出；第一移位寄存器模塊和第二移位寄存器模塊連接至復(fù)數(shù)乘法器模塊的輸入端；第二計(jì)數(shù)器模塊的輸出端接LTE-TDD下行同步碼存儲(chǔ)模塊，控制LTE-TDD下行同步碼存儲(chǔ)模塊的輸出；LTE-TDD下行同步碼存儲(chǔ)模塊的輸出端連接復(fù)數(shù)乘法器模塊的輸入端；復(fù)數(shù)乘法器模塊的輸出端連接累加器模塊的輸入端；累加器模塊的輸出端接絕對(duì)值模塊的輸入端；絕對(duì)值模塊的輸出端接加法器模塊的輸入端；加法器模塊的輸出端接下行同步判定模塊的輸入端，下行同步判定模塊輸出判定結(jié)果。