[發明專利]用于異步逐步逼近模數轉換器的多相時鐘產生電路

有效

• 申請號: 201310714734.1
• 申請日: 2013-12-20
• 公開（公告）號: CN103684465B
• 公開（公告）日: 2017-01-11
• 發明（設計）人: 李福樂;吳積方
• 申請（專利權）人: 清華大學
• 主分類號: H03M1/38
• 分類號: H03M1/38
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙)11201
• 代理人: 張大威

技術領域

本發明涉及微電子技術領域，特別涉及一種用于異步逐步逼近模數轉換器的多相時鐘產生電路及具有其的用于異步逐步逼近模數轉換器的控制邏輯電路。

背景技術

模數轉換器（ADC）可實現將模擬信號轉換為數字信號的功能，目前常有的結構有快閃型ADC，流水線型ADC，過采樣型ADC，逐步逼近型ADC等。逐步逼近型ADC（即SARADC）作為其中一種類型的ADC，由于其在速度、精度及功耗等方面具有較好的折中而被廣泛研究與應用。與相同分辨率的同步SAR?ADC相比，異步SAR?ADC不僅可以實現更高速率的轉換速度，而且可以避免使用頻率比采樣率更高的時鐘，降低因高速時鐘導致的功耗，因此異步SAR?ADC具有更加廣闊的應用空間。例如，對于一個10-bit100MS/s的SAR?ADC，若采用同步SAR?ADC實現，則需要至少1GHz的同步時鐘產生電路；而若采用異步SAR?ADC實現，則只需要一個頻率與采樣頻率等同的時鐘即可，即100MHz。

異步SAR?ADC采用同步采樣，異步轉換完成逐步逼近的功能實現將模擬信號轉換為數字信號，對于一個N-bit的異步SAR?ADC，需要N+1次操作完成一個轉換周期，其中第一次實現同步采樣功能，剩余的N次實現異步轉換功能。由于用于N次異步轉換的時間與用于第一次同步采樣的時間基本相等，都必須在半個輸入時鐘周期內完成，因此需要一個多相時鐘產生電路來產生多相時鐘，來控制實現N次異步轉換。

多相時鐘主要通過級聯延遲單元實現，具體實現電路有環形振蕩器、延遲鎖相環等。環形振蕩器通過將幾個延遲單元首尾相連構成一個環形，再由該環振蕩產生多相時鐘。延遲鎖相環通過鎖相環技術對延遲單元電路實現電壓控制延遲線從而提供精確的多相時鐘。然而，在異步SAR?ADC中，傳統的多相時鐘產生方法是通過多個單次負脈沖產生器（SNPG）產生多個負脈沖，然后由一個時鐘合成器將這些負脈沖合成為一個多相時鐘，如圖1a至圖1c所示，圖1a為單次負脈沖產生器的電路圖，圖1b為其時序圖，圖1c示出了傳統的基于單次負脈沖產生器的多相時鐘產生電路。多相時鐘是由多個延遲不同的單次負脈沖產生器，最后通過一個時鐘合成器（AND）產生的；對于每個時鐘相的產生，需要從異步SAR邏輯到多相時鐘產生電路的高速逐位交互操作。圖2為傳統的多相時鐘產生電路用于觸發異步SAR控制邏輯的電路圖。如圖2所示，對于單比特轉換，環路所需的時間及用于模擬信號建立的時間分別為：

t_{loop_con}=t_comp+t_xor+t_and2+t_dff+t_npg+t_andn，???（1）

t_{dac_con}=t_npg+t_andn-t_andn-t_or。???（2）

其中，t_comp表示比較器的延遲時間，t_xor表示異或門的延遲時間，t_and2表示二輸入與門的延遲時間，t_dff表示觸發器的延遲時間，t_npg表示負脈沖產生器的延遲時間，t_andn表示n輸入與門的延遲時間。

單比特轉換期間，所需的冗余時間（即環路時間減去模擬信號建立的時間）為：

t_{d_con}=t_comp+t_xor+t_and2+2t_dff+t_or。???（3）

因此，由該方式產生的多相時鐘去觸發異步SAR邏輯，使得每一步轉換的控制環路較為復雜，環路延時及冗余的時間較多，也使得用于模擬信號建立的時間較少。

發明內容

本發明旨在至少解決上述技術問題之一。

為此，本發明的一個目的在于提出一種用于異步逐步逼近模數轉換器的多相時鐘產生電路，該電路基于門控環形振蕩器的原理，排除了與異步逐步逼近邏輯之間的高速逐位交互操作，獨立地產生高速多相時鐘，使得用于異步轉換的環路更加簡單，進而減少逐步逼近模數轉換器異步轉換的時間和提高轉換速度。

本發明的另一個目的在于提供一種用于異步逐步逼近模數轉換器的控制邏輯電路。