[發明專利]一種基于FPGA實現CY7C68013通信的方法

有效

• 申請號: 201310707821.4
• 申請日: 2013-12-20
• 公開（公告）號: CN103729320A
• 公開（公告）日: 2014-04-16
• 發明（設計）人: 毛悅;張鵬泉;曹曉冬;范玉進;李柬;褚孝鵬;李光;張波;李羚梅
• 申請（專利權）人: 天津光電通信技術有限公司
• 主分類號: G06F13/38
• 分類號: G06F13/38
• 代理公司: 天津中環專利商標代理有限公司 12105
• 代理人: 莫琪

1.一種基于FPGA實現CY7C68013通信的方法，用于FPGA與USB芯片CY7C68013之間的通信，其特征在于，在FPGA內部增加fifo（first?in?first?out）用于緩存數據，防止數據丟失；配合狀態機的控制，實現優先級高的數據優先傳輸的功能；

FPGA內部電路包括FPGA接口模塊及調制解調，數據處理模塊；

????所述FPGA接口模塊的內部包括三個數據接口，?用于FPGA與CY7C68013芯片的通信，二者通過CY7C68013芯片的數據端口進行通信，每次通信傳輸16bit數據；

FPGA與CY7C68013芯片之間的通信接口采用如下定義:

CY_DATA[15:0]?:?數據通路；

FLAGB?:?CY7C68013芯片內部fifo滿狀態標志；

FLAGC?:?CY7C68013芯片內部fifo空狀態標志；

SLWR_N?:?寫控制信號，低電平有效；

PKTEND_N：寫數據完成標志，低電平有效；

SLRD_N?:?讀控制信號，低電平有效；

SLOE_N:?可輸出標志，低電平有效；

ADR[1:0]:?CY7C68013芯片內部的RAM地址；

所述CY7C68013芯片工作在slave?fifo模式下，USB接口模塊主要由控制電路，狀態機組成，其中控制電路用于產生讀寫控制信號；狀態機用于控制執行發送和接收數據；

???PGA接口模塊通過三個數據接口與CY7C68013芯片通信，分別有三種數據需要傳輸：A：由FPGA發送給CY7C68013芯片的數據；B：由FPGA發送給CY7C68013芯片的命令；C：由CY7C68013芯片發送給FPGA的命令；他們的優先級為：BCA；

????PGA接口模塊控制時序包括：

???Ⅰ部分為當FPGA?to?CY?info?fifo非空，且CY7C68013芯片的地址指向內部相應的ram且該ram不滿，則傳輸由FPGA發送給CY7C68013芯片的命令；此時SLWR_N為低電平，寫有效，當數據傳輸完成后，PKTEND_N信號為低電平表示數據傳輸完畢；

???Ⅱ部分為當CY?to?FPGA?info?fifo非滿，且CY7C68013芯片相應ram非空，此時FPGA?to?CY?info?fifo為空，則傳輸由CY7C68013芯片發送給FPGA的命令；此時SLRD_N信號為低電平，讀有效，同時SLOE_N信號比SLRD_N信號早拉低一個時鐘周期，保證滿足由CY7C68013芯片的時序要求；

???Ⅲ部分為當FPGA?to?CY?data?fifo非空，FPGA?to?CY?info?fifo為空，CY?to?FPGA?info?fifo為滿，并且CY7C68013芯片相應的ram不滿，則傳輸由FPGA發送給CY7C68013芯片的數據；此時SLWR_N為低電平，寫有效，當數據傳輸完成后，PKTEND_N信號為低電平表示數據傳輸完畢。